AN-2548: 最大13GHz のRF に対応する超高速セトリングPLL

回路の機能とその利点

図1 に示すフェーズ・ロック・ループ（PLL）回路は、13GHz のフラクショナルN シンセサイザ、広帯域アクティブ・ループ・フィルタ、およびVCO を使用しており、200MHz の周波数ジャンプに対する5º 以内までの位相セトリング・タイムは5μs 未満です。

この性能は、帯域幅が2.4MHz のアクティブ・ループ・フィルタを用いて獲得できます。この広帯域幅のループ・フィルタが実現できる理由は、ADF4159 の位相周波数ディテクタ（PFD）の最大周波数が110MHz であり、AD8065 オペアンプのゲイン帯域幅積が145MHz と高いためです。

アクティブ・フィルタに使用されるAD8065 オペアンプは、24Vの電源電圧で動作可能なため、0V～18V のチューニング電圧を有する大半の広帯域VCO の制御が可能になります。

回路の説明

PLL およびVCO 周波数合成システムにおいて、5μs 未満の周波数および位相セトリング・タイムを得るには、非常に広いループ帯域幅が必要です。ループ帯域幅（LBW）は制御ループの速度を規定します。LBW を広くすると、位相ノイズおよびスプリアス信号の減衰量は低下しますが、セトリング・タイムを速くできます。

図1 の回路は、ADF4159 を12GHz VCO（MACOM MAOC-009269）のRF_OUT/2 の信号（～6GHz）にロックすると動作します。2 分周出力を備えたVCO を用いると、最大26GHz の出力周波数を生成できます。例えば、VCO の1 次出力が26GHz での場合には、（13GHz での）2 分周信号をADF4159 にフィードバックできます。

ADF4159 フラクショナルN シンセサイザ

 
フラクショナルN アーキテクチャのPLL では、シグマ・デルタ・モジュレータ（SDM）からのノイズは、PFD 周波数（f_PFD）の半分でピークに達します。例えば、フラクショナルN PLL のPFD周波数が32MHz の場合、フィルタリングされていないSDMノイズは16MHz でピークに達します。SDM ノイズはループを不安定にし、PLL はロックしません。図2 に、この状態の位相ノイズ・プロットのシミュレーション結果を示します。

ADF4159 の最大PFD 周波数は110MHz です。つまり、フィルタリングされていないSDM ノイズが55MHz でピークに達します。図3 に、PFD 周波数が110MHz の位相ノイズ・プロットを示します。SDM ノイズは、キャリアからの大きなオフセットで発生するため、ループ・フィルタによってフィルタリングされます。

LBW をPFD 周波数の1/10 未満に維持して、安定性を確保することが推奨されるため、ADF4159 の高い最大PFD 周波数も重要です。

ADF4159 の最大RF 入力周波数は13GHz です。この回路の構成では、ADF4159 は実際には、VCO のRF_OUT/2 の信号で駆動されています。つまり、VCO の1 次出力が12GHz の場合、ADF4159は実際には、6GHz にロックしています。

この構成では、24GHz のVCO を用いると、12GHz のRF_OUT/2 の信号をADF4159 にフィードバックできます。この評価用ボードのフットプリントは、様々な32 リード 5mm × 5mm LFCSP VCOに対応できます。

ADF4159 に内蔵されたチャージ・ポンプ用の電源電圧は3.3V です。ただし、多くの広帯域VCO では、最大18V のチューニング電圧が必要です。これを処理するには、アクティブ・ループ・フィルタが必要です。アクティブ・フィルタは、ADF4159 の出力チューニング範囲に、オペアンプのゲインを乗算します。詳細については、この回路ノートのAD8065 のセクションを参照してください。

ADF4159 は、プログラマブルなチャージ・ポンプ電流機能に対応しています。この機能により、物理的なコンポーネントを変更することなく、ループ・フィルタの動的性能を容易に変更できます。この回路では、2.5mA のチャージ・ポンプ電流でLBWが2.4MHz になるよう設計されています。チャージ・ポンプ電流を低減すると、ループ・フィルタ・コンポーネントを物理的に変更することなく、LBW を減少できます。

AD8065 を用いたアクティブ・フィルタ

 
AD8065 オペアンプは、電源電圧範囲が24V、ゲイン帯域幅積（GB 積）が約145MHz であり、また、低ノイズ（7nV/√Hz）です。これらの特性はアクティブ・フィルタを構成するのに理想的です。

多くのPLL アプリケーションにおいて、ループの安定性を維持し、セトリング・タイムを最小化するには、位相余裕を45º～55º の範囲内にすることが推奨されています。アクティブ・ループ・フィルタにおいて、ループ・フィルタ内にオペアンプがあると、オペアンプのユニティ・ゲイン周波数（または、ゲイン帯域幅積）で極が追加されます。この追加された極は更に位相を遅延させ、極の周波数に応じて、ループを不安定にする可能性があります。

LBW に対するGB 積の比が高いと、位相遅延が少なくなります。例えば、表1 はGB 積／LBW の比を10 にすると、位相余裕が5.7º だけ減少することを示しています。GB積／LBWの比が低すぎる場合、位相余裕も非常に少なくなるため、ループが不安定になります。

この回路は2.4MHz のLBW を用いており、AD8065 のGB 積は145MHz のため、位相遅延は無視できるほど少なくなります（GB 積／LBW = 60）。

OP184 アクティブ・フィルタとの比較

 
OP184 は、アクティブ・フィルタPLL アプリケーションでよく使用されるオペアンプです。ただし、OP184 は、GBP が4MHzであるため、LBW が非常に幅広いアプリケーションには適していません。位相余裕を最適化すると、広いLBW でOP184 の使用が可能になりますが、最終的には、OP184 が最大LBW を制限します。

アクティブ・フィルタのオペアンプは反転モードに構成されているため、ADF4159 は負の位相ディテクタ極性でプログラムされます。この反転構成は、（非反転構成の場合のように）オペアンプ出力と共に変化しない固定電圧でオペアンプ正入力をバイアスできるため、容易に履行できます。

AD8065 はVCO の入力容量を軽減するバッファとしても動作します。2.4MHz LBW 受動フィルタの場合、VCO 入力とフィルタ内の最後のコンデンサの合計容量を約1.5pF にする必要があります。ただし、VCO 入力容量の測定値だけで52pF です。

位相セトリング・タイムを最小限に抑えるために、ループ・フィルタ・コンデンサには、（標準コンデンサよりも放電が速い）セラミックC0G/NP0 コンデンサを推奨します。

MT-031およびMT-101のチュートリアルでの説明のとおり、この回路には、レイアウト、グラウンド接続、およびデカップリングの優れた技法が必要です。

テスト結果

 
図4 に、この回路の位相ノイズの測定値を示します。周波数ジャンプが200MHz の場合の周波数および位相セトリング・タイムを、それぞれ図5 および図6 に示します。