質問:
DC/DCコンバータのパワー・スイッチとして、窒化ガリウム・ベースのFET（以下、GaN FET）を使用したいと考えています。降圧コントローラとしては「LTC7890/LTC7891」を採用する予定です。コントローラのRSETモードを使用してデッド・タイムを35ナノ秒に設定した場合、GaN FETの熱性能は、コントローラのスマート・ニアゼロ・デッド・タイム機能を使用する場合と比べてどのように変化しますか？
回答:
RSETモードを使用してデッド・タイムを35ナノ秒に設定した場合、同一の動作条件でスマート・ニアゼロ・デッド・タイム機能を使用した場合と比べてトップ／ボトムのGaN FETの温度が大幅に上昇します。なぜなら、GaN FETの物理的な特性に関連して多くの逆導通損失が生じるからです。結果として効率が低下するだけでなく、GaN FETへの熱ストレスが増大します。より長いデッド・タイムを設定する場合、GaN FETのゲートに接続するプルアップ抵抗とプルダウン抵抗の値を最適化しなければなりません。それにより、遷移損失を最小限に抑えます。加えて、可能な限り速いスルー・レートにより、GaN FETのゲートにおけるオーバーシュート／アンダーシュートの仕様を満たすことが不可欠です。これを怠ると、熱に関する安全性を維持するのが難しくなります。熱に関連するマージンを確保するために、過剰なレベルで出力電力容量を犠牲にしなければならなくなります。
はじめに
前回（Part 1）は、スイッチング方式のDC/DCコンバータの動作を理解するための基本的な事柄について説明しました。その上で、実際のデバイスを対象とした評価方法について解説を加えました。実験室で回路のセットアップを行ったら、本格的な評価の作業が始まります。モノリシック型のDC/DCコンバータICとは異なり、DC/DCコントローラICは多様なパワー・スイッチを駆動できるように設計されていることがあります。そのため、最適な性能を得るためには、ある程度の調整作業が必要になるはずです。評価の際に使用する測定方法に問題がなければ、ゲートやスイッチング・ノードに現れる信号波形を観察することにより、貴重な情報を得ることができます。その情報を活用すると、GaN FETの損傷を防止しつつ可能な限り効率的な動作が得られるようにするためには、どの部品の値を変更すればよいのかを把握することが可能になります。
GaN FETのゲートを対象とした調整
GaN FETのゲートに現れるオーバーシュート（ピーク値）を抑えるには、値の大きいプルアップ抵抗をゲートに接続します。それにより、ゲート信号の立ち上がりが遅くなります。結果としてオーバーシュートが生じなくなれば、GaN FETが損傷することはありません。しかし、DC/DCコントローラは、設定されたデッド・タイムを維持するためにターンオンまたはターンオフの速度を遅らせることがあります。その結果、ゲート抵抗が大きすぎることと相まって遷移損失が増大する可能性があります。この問題を解消するためには、ゲートに接続するプルアップ抵抗の値を小さくしなければなりません。図1をご覧になれば、ゲート抵抗が信号波形に与える影響について理解できるはずです。なお、以下に示す図において、SW Nodeはスイッチング・ノード、BGは下側のGaN FETのゲート、TGは上側のGaN FETのゲートに現れる信号波形を表します。図1（上）は、TGとBGのプルアップ抵抗とプルダウン抵抗がほぼ0Ωの場合の波形です。つまり、抵抗成分としてはプリント回路基板の配線パターンしか存在しない状態で測定を行っています。図1（下）は、TGとBGのプルアップ抵抗とプルダウン抵抗がいずれも10Ωの場合の結果です。理想的なスイッチングは瞬時の遷移によって実現されます。そう考えると、この図のようにゲートの信号波形が過度に減衰している状態は好ましくありません。入力電圧と出力電流の制限値に収まるレベルで、わずかなオーバーシュートを伴う立ち上がりの速い波形のほうが望ましいと言えます。ゲート信号の立下がり波形についても、プルダウン抵抗を増減させることによってオーバーシュート／アンダーシュートを調整できます。図1（中）に示したのが、最適化を行った結果です。これは、抵抗値が0Ωの場合のオーバーシュートと、抵抗値が10Ωの場合のオーバーシュート／アンダーシュートを過剰な遅延によってすべて除去する方法に対する適切な妥協点に相当します。プルアップ抵抗／プルダウン抵抗のラインが分割されていれば、それぞれの値を個別に調整できます。図1（中）を見ると、2Ωのプルアップ抵抗によってオーバーシュートが十分に減衰されていることがわかります。それに対し、アンダーシュートはTGとBGの両方にわずか1Ωのプルダウン抵抗を接続することで補正できます（図2）。この点は注目に値します。
プリント回路基板のレイアウトが不適切であったり、オーバーシュート／アンダーシュートを減衰させるためにゲート抵抗として過度に保守的な値を設定したりすると、大きな代償を伴うことになります。遷移時間が長くなれば、遷移損失が多くなって効率に関するバジェットを圧迫してしまいます。閾値の観点からデッド・タイムがほぼゼロになることが保証されている場合でも同様の問題が生じます。問題の有無については、サーマル・カメラ（例えばFLIR製の撮像ユニット）を用いた熱解析によって確認できます。図3に示したのは、非常に顕著な問題が現れている例です。図1、図2のゲート抵抗が0Ωの場合と10Ωの場合を比較すると、40℃近い温度差が生じるということがわかります。この結果は、熱ストレスがGaN FETが許容可能なレベルを超える前に、電力バジェットが破綻することを表しています。BGについては、もう1つ注意すべきことがあります。それは、意図せぬタイミングでBGがターンオンしてしまう可能性があるというものです。この現象は、BGにおけるリンギングによって電圧が上昇し、それが閾値に近づき始める際に現れます。両方のGaN FETが同時にオンになるのは絶対に避けなければなりません。GaN FET用に最適化された降圧コントローラであるLTC7890/LTC7891は、低インピーダンスのゲート・ドライバを内蔵しています。これは、BGの誤ったターンオンを防止する上で役に立ちます。但し、BGのプルダウン抵抗についてはそのことを考慮して最適化する必要があります。ゲートの駆動レベルを最適化するためのプロセスを実践し、スマート・ニアゼロ・デッド・タイム機能を使用することにより、あらゆる条件下でGaN FETを安全にスイッチングできるようになります。では、他のモードやデッド・タイムについてはどのようにして検証を実施すればよいのでしょうか。また、その結果はどのようになるのでしょうか。以下では、それらについて解説します。
デッド・タイムの値の選択
何らかの事情により、一定の値のデッド・タイムを設けることが義務づけられることもあるでしょう。LTC7890/LTC7891は、デッド・タイムを制御するための3つのモードを備えています。表1に、両ICのデッド・タイム制御（DTC：Dead Time Control）機能についてまとめました。スマート・ニアゼロ・デッド・タイム機能（以下、スマート・ニアゼロDTC）を使用する場合、適切なゲートを対象としたサーボ制御が行われます。そのため、デッド・タイムが0ナノ秒に近い厳しいタイミングでも、破壊的なレベルのエネルギーが残存しない状態になります。適応型DTCでは、ケルビン接続を使用して検出したゲート自体の閾値を使用します。それにより、デッド・タイムがデフォルトの20ナノ秒になるようサーボ制御によってタイミングの調整を行います。RSET DTC（RSETモード）では、同じ内部ロジックを使用して、20ナノ秒のデッド・タイムに対し、7ナノ秒から60ナノ秒のオフセットを高い精度で付加します。適応型DTCまたはRSET DTCのうちいずれかを使用する場合、ゲート信号を使用してトリガ用の閾値を1Vに設定し、設定どおりのタイミングで機能が働くことを確認する必要があります。
| DTCのモード | DTCA | DTCB | デッド・タイム 〔ナノ秒〕 |
| スマート・ニアゼロ DTC | INTVCC | 0（代表値） | |
| 適応型DTC | GND | 20（代表値） | |
| RSET DTC | 10Ω～200kΩ | 10Ω～200kΩ | 7～60 |
デッド・タイムの設定は、トレードオフの作業だと言えます。損失を最小限に抑えたい場合には、スマート・ニアゼロDTCを使用します。そうすれば、インテリジェントな検出機能とサーボ・アーキテクチャを活用し、可能な限り高い電力密度のアプリケーションを最高の効率で実現できます。これを最良の選択肢にするには、満たすべき条件があります。それは、デッド・タイムの最小化に向けて測定／検証を適切に実施するために必要な知識を身につけることです。図4に示した波形は、ゲート抵抗を最適化し、デッド・タイムをほぼゼロにした状態で取得しました。この図を見ると、逆導通が生じている時間は存在しません。また、実際の回路では、ショットキー・ダイオードを並列に接続してGaNFETを保護するということも行っていません。この状態で最大の効率が得られ、熱ストレスを最小限に抑えることが可能になります。ただ、設計上の要件として、デッド・タイムをゼロにするのではなく、有限の値を設けるよう規定されているケースもあるはずです。恐らく、その背景には管理工学上の保守的な考えが存在するのではないでしょうか。あるいは、MOSFETをベースとする設計上の指針から逸脱しすぎることを避けたいという事情があるのかもしれません。いずれにせよ、そのような要件が存在する場合には適応型DTCを使用することで対応できます。GaN FETの発熱につながる電力損失は生じますが、適応型DTCを使用すれば、任意のデッド・タイムを設定しつつ、適切なマージンを確保することができます（図5）。LTC7890/LTC7891は、ユーザの多様なニーズに応じられるようあらゆる選択肢を提供しています。デッド・タイムの値を大きく設定した場合、サーマル・カメラによる評価が特に重要になります。コーナー条件でサーマル・カメラによってGaN FETのホット・スポットの温度を測定し、効率の値と共に記録しておくのです。それにより、計画された周囲条件／動作条件に対する熱的なマージンを確保することが可能になります。ゲート抵抗を付加するのと同様に、追加したデッド・タイムはGaN FETに対する熱ストレス（ピーク）に直接的かつ顕著な影響を及ぼします。図6に熱画像の例を示しました。これらは入力電圧が24V、出力電圧が12V、出力電流が10Aという条件で取得したものです。図6（上）に示すように、最適化されたゲート抵抗を使用した場合、TGのピーク温度は56.3℃になります。つまり、ゲート抵抗が0Ω（抵抗成分はプリント基板の配線パターンのみ）の場合と比較すると3℃上昇しています。ただ、遷移時にGaN FETに損傷を及ぼす過電圧（ストレス）が生じないことを考慮すれば、その温度上昇は十分に許容できるものだと言えるでしょう。スマート・ニアゼロDTCや適応型DTCの機能を備えていないコントローラでは、一般的に35ナノ秒といったデッド・タイムが設けられています。それを踏まえ、RSET DTCを使用してデッド・タイムを35ナノ秒に設定すると、図6（下）に示したようにGaN FETの温度は66.5℃に上昇します。つまり、10℃以上も温度が跳ね上がるということです。しかも、この温度上昇はTG、BGの両方で生じます。この結果から、保守的な設定の代償として効率と熱の面で電力バジェットを圧迫するデメリットが生じることは明らかです。それに対し、スマート・ニアゼロDTCを使用すれば、数十Wのエネルギーを熱損失として消費するのではなく、出力電力として使用できます。デッド・タイムのマージンを決定する際には、実験によって得たデータよりも、慣習を優先すべきなのかどうかを検討すべきです。図6に示した実験結果は、その判断を下すための有用な材料になるでしょう。
GaN FETを使用するDC/DCコンバータを設計する場合には、ぜひ本稿で示した開発プロセスに従ってください。その際には、アナログ・デバイセズが提供するリファレンス設計の適切な基板レイアウトを出発点として利用するとよいでしょう。また、Part1で紹介した実験室における測定手法に倣い、設計した回路の実測／検証を実施してください。それにより、最終製品に適用可能な信頼性の高い回路を実現できます。本連載で紹介した手順／手法／開発プロセスに従えば、正確かつ信頼できるデータを収集することが可能です。何と何がトレードオフの関係にあり、どのようにしてそれらのバランスをとるのかをしっかりと理解しなければなりません。それにより、適切な判断を下せるようになります。言い換えれば、どの動作モードを使用するのか、使用すべき外付け部品の値はいくつなのかといったことが明確になるということです。また、なぜそれらの決定が必要なのかを正しく理解できます。それにより、最終的には設計時間を短縮し、コストのかかる反復作業を削減し、設計者のフラストレーションを大幅に軽減することが可能になります。
まとめ
ワイド・バンドギャップ技術を牽引する企業は、各種デバイスの世代ごとにCG×RDS(ON)で決まる性能指数を継続的に改善しています。つまり、GaN FET技術は急速に進化しているということです。デバイスのサイズ、容量、オン抵抗は、デバイスのバージョンが更新されれば変化します。しかし、信頼性の高い測定／検証を実施するための手法は変化しません。設計を行ったら、その堅牢性が十分に高く、コーナー条件において動作／安全性を維持するための十分なマージンが確保されていることを確認する必要があります。これについては、実験室でプロトタイプの動作を検証する以外の方法は存在しません。重要なのは、データシートに記されたガイドラインに従った設計、評価用ボードの配置／配線を厳密に踏襲した基板レイアウト、本稿で提供した指針に従った測定を実施することです。それにより初回の設計で成功を収める可能性が高まり、再設計を回避できるようになります。
