質問:
アナログ回路で、スイッチやマルチプレクサを使用することがあります。LTspice®で使用するアナログ・スイッチのモデルを改良することはできますか？
回答:
もちろんです。独自のモデルを作成するのは難しいことではありません。
はじめに
筆者は、回路のテストを行ったときに次のような経験をしたことがあります。作製した回路に、机上での設計とは異なる部分が数多く見受けられたのです。その回路の動作は想定していたものとはやや異なりました。特に問題だったのは、求めていたレベルをはるかに超えるノイズが発生していたことです。何が起きているのかを完全に理解するために、筆者はその回路のシミュレーションを実施することにしました。
その回路では、アナログ・スイッチとオペアンプを使用していました。使用していたオペアンプについては、シミュレーション用の適切なマクロモデルが存在していました。一方、アナログ・スイッチについては、どのような条件でも使用できるマクロモデルは用意されていませんでした。そのマクロモデルのファイルを見ると、ヘッダの部分に「モデル化されているパラメータは、特定の電源電圧と温度に対してのみ有効」という注意書きが記されていました。そのモデルの前提条件は、筆者が設計した回路の動作条件とは異なっていました。アナログ・スイッチは様々な用途／条件で使用されるので、1つの動作ポイントにしか対応していないモデルでは不十分です。業界で標準的に使用されている既存のモデルは、シミュレーションの出発点としては有用です。しかし、アナログ性能の領域に踏み込んで検証を行いたい場合には、シミュレーションのレベルを引き上げるために新たなマクロモデルを用意しなければならないでしょう。
アナログ・デバイセズをはじめとするICメーカーは、アナログ・スイッチの様々なマクロモデルを提供しています。筆者は、それらのファイルに目を通してみました。すると、いずれのモデルについても、モデル化の前提となる電源電圧や温度の条件がヘッダに記載されていませんでした。そのため、筆者は独自にマクロモデルを作成する必要があると考えました。
マクロモデルを作成するにあたり、筆者は次のような方針を掲げました。それは、アナログ・スイッチを構成するすべてのトランジスタについて最もシンプルなデバイス・モデルを使用して、すべての動作をエミュレーションできるようにするというものです。但し、制御ピンからMOSのゲートまでのインターフェースついては、最もシンプルなビヘイビアで実現する必要があると考えました。
本稿で示す内容は、シミュレータとして「LTspice」を使用することを前提としています。ただ、LTspiceのビヘイビア回路をSPICEに似た多項式の関数に変換すれば、紹介するコードを他のシミュレータで実行することもできます。
以下では、特定のデバイスの動作をシミュレーションで再現する方法を説明していきます。
オン抵抗を表現するLTspiceのモデル・パラメータの作成
上述したように、ここでは最もシンプルなモデルを使用して、現実のMOSデバイスの動作を再現できるようにします。オン抵抗のモデル化に使用したパラメータは以下のとおりです。
- W/ L：MOSデバイスの幅Wを長さLで割った値です。W/Lは、デバイスのサイズ、または相対的な強度（能力）を表します。
- VTO、gamma：VTOは閾値電圧です。VTOはデバイスのバックバイアスによって変動します。その変動を表すのに使用するのがgammaです。ここで言うバックバイアスとは、オンしているデバイスとそのボディの電圧の差のことです。通常、スイッチのPMOSのボディは正の電源、NMOSのボディは負の電源に接続されます。
- KP：プロセスの強度をモデル化するパラメータです。モデル内のKPはK'またはK-primeとしても知られています。MOSの電流は、これにW/Lを乗じた値でスケーリングされます。任意のプロセスにおいて、NMOSのKPはPMOSのKPの約2.5倍になります。
- RD：デバイスのドレインの寄生抵抗です。
MOSの各パラメータの値は、製造プロセスごとに異なります。表1に、一般的なCMOSプロセスにおいてオン抵抗に関連するパラメータの代表的な値をまとめました。
| 電圧ノード〔V〕 | デバイスの構造 | ゲート酸化膜の厚さ〔m〕 | VTO（n/p）〔V〕 | gamma（n/p）〔V0.5〕 | KP（n/p）〔µA/V2〕 | L〔μm〕 | RD（n/p）〔Ω〕 |
| 40 | ドレイン・ドリフト領域 | 10–7 | 0.7/–0.9 | 0.4/–0.57 | 11/5 | 2 | RDS,ONの約80%以下 |
| 15 | ソフト・ドレイン拡散 | 4×10–8 | 0.7/–0.9 | 0.4/–0.57 | 22/10 | 1.5 | RDS,ONの約20%以下 |
| 5 | シンプル | 1.4×10–8 | 0.7/–0.9 | 0.4/–0.57 | 80/28 | 0.5 | ほぼ0 |
ここでは、SPDTスイッチ「ADG333A」の性能を再現することを目指します。ADG333Aのオン抵抗RONの特性を図1に示しました。
一般に、アナログ・スイッチでは電源電圧が高いほどオン抵抗は小さくなります。図1のグラフでもその傾向が見てとれます。スイッチのMOSゲートに印加される電圧が高いほど、オン抵抗は小さくなります。また、印加される電圧に応じ、オン抵抗にはアナログ的に明らかな差が出ることも確認できます。N領域では、スイッチ内のNMOSトランジスタが完全にオンになります。そして、印加される電圧が負の電源レールの電圧を上回ると共にPMOSトランジスタがオンになり、全体的なオン抵抗が低下します。N領域の変曲点は、負の電源電圧よりも上のPMOSのVTO付近にあります。
同様に、P領域では、スイッチのPMOSデバイスが完全にオンになります。また、正の電源電圧より下のNMOSのVTO付近で、PMOSトランジスタの動作にNMOSトランジスタが寄与し始めます。
N 領域とP 領域の中間に当たるM領域では、NMOSとPMOSが並列に動作します。それぞれのオン抵抗は、電源間のアナログ信号のレベルによってまちまちとなります。
カーブフィッティングの処理を行うために、まずは各トランジスタのサイズを見積もります。低電圧の領域のグラフは、トランジスタのRDS,ONに最もフィットします。N領域でアナログ信号が負の電源電圧と等しい場合にはPMOSがオフになり、アナログ・スイッチとしてのRONはNMOSのRONと等しくなります。
上式に、40VのプロセスにおけるNMOSの標準的な値を代入し、図1のグラフからRDS,ONを38Ωとすると、WNMOS =2µA/(38Ω×(11×10-6µA/V2)×(10V - 0.7V)) = 514µmという値が得られます。同様に、図1のグラフからPMOSスイッチのオン抵抗は47Ωです。これを基に計算を行うとPMOSの幅は936µmとなります。
LTspiceで検証を行うために、図2のようなテスト用の回路を構成しました。寄生ドレイン抵抗のパラメータであるRDNとRDPとして控えめな値を設定している点に注意してください。最初に値を1µに設定したところ、シミュレーションの収束に時間を要しました。RDNの値を1に設定したところ、適切なシミュレーション速度が得られました。RCONVERGENCEを追加すると、toggleノードのコンダクタンスが収束するようになり、シミュレーションにおけるノイズと速度が改善しました。また、オン抵抗を測定するためにフローティング電流源を使用しました。
図3に、電源電圧を様々な値に変化させた場合のシミュレーション結果を示しました。
出発点としては良好な結果が得られました。電源電圧が30Vの場合、印加電圧が低い側でグラフが屈曲するのは、シミュレーションではVSが3.6V、データシート上ではVSが2.7Vのポイントとなっています。つまり、PMOSのVTOを下げた方がよいということになります。ただ、0.9Vという値は既に現実的な最小値です。そこで、PMOSのgammaを調整します。そもそもこの値は適当に設定したものでした。
電源電圧が30Vの場合、印加電圧がそれよりも2.5V低いところでグラフが屈曲しています。データシートによると、この値は約1Vでなければなりません。gammaに様々な値を設定してみたところ、電源電圧からより離れた印加電圧で屈曲してしまいました。そこで、NMOSのVTOを1V、gammaをゼロに設定してみました。gammaがゼロというのは想定外ですが、ここでの目的はあくまでもカーブフィッティングです。図4に示したのは、複数の電源電圧に対してPMOSのgammaの値をステップで変化させた場合のシミュレーション結果です。ここでは、電源電圧が低い場合と比べてgammaの影響が大きい、電源電圧が30Vのグラフに着目します。
gammaの値をステップで変化させた複数のグラフから、PMOSのgammaの値として0.4を選択することにします。
次はRONです。電源電圧が10Vのグラフを見ると、印加電圧が最大／最小である場合の値は、データシートに掲載されたグラフの値とほぼ一致します。一方、電源電圧が20Vと30Vのグラフでは、シミュレーションによって得られるRONの値が小さすぎます。RONは、印加電圧が負の最小値である場合、RDS,ON(NMOS) + RD(NMOS)に一致します。一方、印加電圧が正の最大値になる場合には、RDS,ON(PMOS) + RD(PMOS)に一致します。印加電圧が大きい場合、RDの影響がW/Lの影響よりも大きくなります。一方、低い場合には、W/Lの影響の方が大きくなります。ここでは2つの変数を調整しなければならないので、面倒な作業が発生します。そこで、NMOSのエンハンスが可変であることから、RONは印加電圧に依存して変化しますが、RDの値は印加電圧によって変化することはないと仮定します（ドレインがドリフト領域にある場合は変化する可能性がありますが、議論を簡略化するために、このように仮定します）。データシートを見ると、電源電圧が10Vの場合と30Vの場合のRONの差が11.4Ωであることを確認できます。ここで、WN（スイッチのNMOSの幅）だけを変化させてグラフを比較します。WNを変化させて少しシミュレーションを繰り返すと、必要なΔRONを得るためには、WN = 1170µmという最初の見積もり値よりもかなり大きな値が必要であることがわかります。図5に、この時点での結果を示します。
NMOSのRONと印加電圧の関係は適切ですが、グラフ上では印加電圧が0Vにおける値が低すぎます。そこで、固定されているRDNの値を大きい値に設定し直す必要があります。RDNを増加させながらシミュレーションを繰り返した結果、RDN = 22Ωが最良の値であることがわかりました。これを適用したシミュレーション結果を図6に示します。
次に、印加電圧を最大にした場合のRONのシミュレーション値を最適化するためにWP（スイッチのPMOSの幅）を求めます。その結果、WP= 1700µmという値が得られました。こちらも最初の見積もり値よりかなり大きい値になりました。RDPを22Ωに設定した場合の最終的なRONのシミュレーション結果を図7に示しました。
データシートに掲載されたグラフとの違いはわずかです。違いの1つは、データシートのグラフでは変曲点が滑らかであるのに対し、シミュレーションでは尖っている点です。その原因は、おそらく、使用したシンプルなMOSのモデルがサブスレッショルド領域の伝導特性をサポートしていないことです。シミュレーション用のデバイスでは、VTOで完全にオフになるということです。現実のデバイスは、VTOで完全にオフになるわけではありません。VTO以下の電圧では電流が徐々に減少します。
もう1つの違いは、電源電圧が30Vのグラフで最も顕著になります。それは、印加電圧の中央値において、RONがデータシートよりも15%低くなっている点です。その原因は、おそらくドレイン・ドリフト領域におけるJFET効果がモデル化されていないことです。
図8 に示すように、温度については、データシートのグラフとシミュレーション結果は完全に一致するわけではありません。それでも、相応の結果が得られています。
シミュレーション結果も温度に依存して変化していますが、その依存性はデータシートのグラフほど大きくはありません。その原因としては、シミュレーション・モデルのRDの項に温度係数が存在しないことが挙げられます。温度係数を持つ外部抵抗によってRDをモデル化することもできますが、ここでは議論を簡素化するために省略します。
チャージ・インジェクション用のモデル・パラメータ
MOSトランジスタがオフになる際には、ドレイン端子やソース端子を介して、チャンネルの電荷がどこかに放出されます。アナログ・スイッチがオフになるときにも、この電荷の放出が発生します。これをチャージ・インジェクションと呼びます。これを測定するための一般的な方法は、オンしているスイッチの一端の電圧を固定して、もう一端に大きなコンデンサを配置するというものです。スイッチをオフにすると、電荷がコンデンサに蓄積され、小さな電圧ステップが生じます。そこで、ゲート酸化膜の厚さであるTOX = 1×10-7をMOSのモデルに追加します（チャージ・インジェクションの最大の要因はゲート容量です）。図9にシミュレーション用の回路を示しました。
データシートには、チャージ・インジェクションのテストを実施するための回路が掲載されています。その回路では、スイッチのD端子に電圧源を配置し、スイッチのS端子にコンデンサClを配置しています。スイッチのトランジスタがオフになるとき、Clは隔離され、スイッチから注入される電荷が蓄積します。電源電圧を30Vとし、VDを24Vに固定した場合のシミュレーション波形を図10に示します。
注入される電荷量は、V(s)とV(d)の電位差にホールド用のコンデンサの容量10nFを乗じた値になります。電源電圧の範囲でスイッチの電圧VDを変化させて.meas文を使用すれば、各電圧における注入電荷量を測定することができます。図11に、シミュレーション結果とデータシートに掲載されたグラフを示しました。
シンプルなMOSモデルを使用しているため、シミュレーション結果の波形はデータシートのグラフと同様にはなりません。しかし、ピークtoピークの注入電荷量に注目すると、データシートのグラフでは32pC、シミュレーション結果では31pCと、驚くほど近い結果が得られています。必要があれば、TOXを調整することで、シミュレーション結果を完璧なものにすることも可能です。
両グラフの間のオフセットは、CCHARGE_INJECTIONを使用することで補正できます。いくつかの値を試した結果、CCHARGE_INJECTIONの最適な値として0.28pFを選択することにしました。逆極性のシフトが必要な場合には、CCHARGE_INJECTIONをPMOS_on_when_lowノードに接続し直します。
調整用のコンデンサであるCCHARGE_INJECTIONは、チャージ・インジェクションとアナログ印加電圧のシミュレーション結果のオフセットを調整するために有効に機能します。では、シミュレーションにおけるピークtoピークの注入電荷量が小さすぎる場合にはどうすればよいのでしょうか。チャージ・インジェクションのほとんどは、スイッチのゲート電圧が変化することにより、そのゲート容量を介して電荷が移動することで発生します。したがって、電荷の注入量のシミュレーション結果が小さすぎる場合には、単純に一方または両方のゲート領域を大きくすればよいということになります。それには、スイッチのトランジスタにおいて、LとWのパラメータを同じ比率で大きくします。それにより、オン抵抗に影響を及ぼすW/Lが変わらないようにします。CCHARGE_INJECTIONを使用するのではなく、NMOSのWとLを大きくするということです。
あるいは、各デバイスのTOXを調整することで、チャージ・インジェクションの相関性を高めるという方法もあります。現実のデバイスでは不可能な方法ですが、シミュレーションにおいては有効です。ここで使用しているシンプルなモデルの場合、TOXが他の動作に影響を及ぼすことはありません。
容量用のモデル・パラメータ
ここまでで、RONとチャージ・インジェクションについて適切なシミュレーション結果が得られるようにパラメータを設定することができました。続いては、S端子とD端子の容量のシミュレーションに注目します。
重要なのは、高電圧に対応するMOSスイッチのドレイン領域とソース領域には、それぞれドリフト領域が必要だということです。アナログ・スイッチでは、ソースとドレインに機能的な違いはありません。ドレインとソースのボディ電位には、それぞれドリフト領域が必要になります。中程度の電圧のソフト拡散についても同じことが言えますが、低電圧のMOSにはドリフト領域は存在しません。ここまでは、ドレインとソースの両方に存在するドリフト領域抵抗をRDにまとめる方法を採用してきました。スイッチについてはそれでうまくいきましたが、飽和トランジスタにはこの方法は適用できません。
図12に、シミュレーション用の回路を示します。
LTspiceでは、1つの周波数に対してのみAC解析（.ac）を実行することができます。ここでは.acのlistオプションを使用しますが、その引数には周波数を1つだけ（ここでは1MHz）指定します。続いて.step文を実行し、VSOURCEのDC電圧を電源電圧の範囲内で変化させることにより、容量と電圧の関係を表すグラフを取得します。
オフしているスイッチのD端子では、電圧は中間値で維持されます。S端子（VSと混同しないように、ここでは名前をsourceに変更しています）は、電圧源によって駆動します。DC値は0V～VSの範囲で掃引し、AC駆動は1Vとします。容量値は、I(VSOURCE)/(2×π×1MHz×1V)で計算できます。ロジック信号V1を0Vに変更することにより、トランジスタをオフにします。
バルクに対するドレイン容量とソース容量は、.model文ではそれぞれCBDとCBSで表されます。モデルに組み込まれているデフォルトの濃度、電圧、指数により、CBDとCBSの電圧は可変となります。両者は対称なので、ドレイン容量とソース容量の値は等しくなります。また、PMOSとNMOSの幅は異なるため、CBD,NMOS/CBD,PMOS = CBS,NMOS/CBS,PMOS =WN/WPとなります。WN/WPの値は、オン抵抗のモデル化を行う際に定めたとおりです。
図13にシミュレーション結果を示しました。グラフに示されているのは、I(VSOURCE) / (2×π×1MHz)によって計算される容量値です。LTspiceはこのことを認識しないので、pFではなくpAを単位として表示します。
残念ながら、比較の対象となるグラフはデータシートには掲載されていません。データシートに掲載されている仕様の表から、容量の標準値（おそらく電圧が中間値である場合の値ですが、データシートには明記されていません）が、電源電圧が30Vの場合に7pF、12Vの場合に12pFであることはわかります。CBを調整することにより、電源電圧が30Vで7pFになるという結果は得られましたが、電源電圧が12Vのシミュレーションでは調整を行っても10pFという結果しか得られませんでした。組み込まれている電位と容量の式の指数部分を調整してみましたが、使用したモデルでは電源電圧が12Vと30Vの両方の結果をそれ以上改善することはできませんでした。
図14は、スイッチがオンの状態における容量値のシミュレーションを実行するための回路です。
この回路において、SPDTスイッチを構成する右側のスイッチはオン、左側のスイッチはオフでVS/2の電圧源に接続されています。左側のスイッチの右半分の容量と右側のスイッチの全容量、そしてD端子とS端子における不可避の寄生容量はすべて並列に存在し、電圧源V_sの1MHzのテスト用信号によって駆動されます。図15に、V_sのDCレベルをグラウンドからVSまで変化させた場合の結果を示します。
各容量値はデータシートでは26pF、25pFとなっています。それに対し、シミュレーション結果としては29.5pF、21.4pFという値が得られました。現実の回路では、基板のレイアウトによって容量値がばらつきます。それを考慮すると、十分に近い結果が得られたと判断してよいでしょう。
リーク電流
データシートには、リーク電流に関するグラフが掲載されています。それによれば、25°Cにおいて電圧に依存するリーク電流は、pAのレベルになります。データシートの仕様では、リーク電流は数百pAであるということしか保証されていませんが、25°Cにおいてはより優れた結果になるはずです。このデバイスをテストする際には、わずかなリーク電流について保証するのはそれほど重要ではないと見なされていたようです。公平を期すために記すと、10pA未満の電流を正確に測定するにはかなりの労力と時間を要します。
85°Cにおけるリーク電流の保証値は数nAで（このレベルの値であれば問題なく測定できます）、標準値は数百pA程度です。筆者はこの標準値を受け入れることにします。
リーク電流は製品が抱える欠点です。厳密な統計値は存在せず、温度によって大きく変化します。リーク電流に関する仕様は、設計の拠り所になるものだとは言えません。ただ、リーク電流は、接続する回路に混乱を与える存在であることは間違いないはずです。マクロモデルを使用したシミュレーションによって、一定の大きさのリーク電流が確認されたとします。それは、設計者に対して回路に欠陥があることを知らせる有益な警告になるでしょう。ここでは、オンの状態にあるスイッチのリーク電流の目標値として、85°Cで1nAという値を設定することにします。
ここで使用するモデルでは、RCONVERGENCEとGMINの電流以外にリーク電流は存在しません。GMINは、シミュレーションの収束を支援するためにシミュレータによってジャンクション間に配置された抵抗です。公称コンダクタンスは1×10-12ですが、30Vの電圧を使用する場合には、30pAの何倍かに相当する電流が流れる可能性があります。この電流値は、検討を行う上では大きすぎる値です。そこで.options文によってGMINを1×10-15に減らし、RCONVERGENCEを1×1015に増やすことにします。
おそらく、リーク電流の主な発生源は個々のピンに接続されているESD（静電放電）保護用のダイオードです。そこで、図16のシミュレーション用の回路では、それに相当するダイオードを追加しています。
ダイオードのモデルにおいてIsを調整した結果、リーク電流と温度の関係は図17のようになりました。
ロジック・インターフェースとゲート・ドライバ
図18に示したのは、ロジック号によってゲートを駆動する処理を再現する純粋なビヘイビア回路です。
外部ロジック入力は、図18の左端にあるInです。これは、線形の伝達関数を備える理想的なトランスコンダクタンスGlogic _ thresholdaへの入力です。ロジック入力が1.37Vよりも低い場合、logicaノードにおける出力は0Vです。入力が1.43Vよりも高い場合には、logicaノードの出力は1Vになります。入力が1.37V ～ 1.43Vである場合、logicaの電圧は0Vから1Vまで直線的に変化します。つまり、Glogic_thresholdaでは、電源の変化に左右されることなく、1.4Vの入力閾値が再現されます。
Cdelayaは、logicaノードの変化を一時的に減速させ、その過渡電圧を数回測定できるようにするためのものです。コンパレータを構成するために、ここでもトランスコンダクタンスを使用しています。G_breakbeforemakenaの出力も0V～1Vですが、閾値は0.5Vよりも少し高い値に設定しています。
図19に示したように、ピックオフ電圧を0.5Vではなく0.52Vと0.57Vにすることで、1Vから指数的に低下する際のオフ時間を、0Vから指数的に上昇する際のオン時間よりも速くすることができます。
ゲート駆動電圧は、B_nonaとB_ponaのビヘイビア電流源によって生成します。B_nonaは、n_breakbeforemakenaノードの電圧が0.5Vよりも高い場合、（1000Ωの抵抗を負荷として配置しているので）VDD/1000の電流を供給してnonaノードの電圧をVDDに駆動します。n _breakbeforemakenaノードの電圧が0.5Vよりも低い場合には、ノードnonaの電圧はVSSに駆動されます。これにより、電源電圧に適合し、1.4Vという固定の入力閾値を備える良好なレールtoレールのゲート駆動を実現できます。
説明しなければならない特性がもう1つあります。図20において、電源電圧が高いほど遅延時間が短くなっている点に注目してください。これは、Bsupply_sensitivityaによって実現されています。Bsupply_sensitivityaは、VDDと共に変化する動的電流の一部をCdelayaにフィードバックします。Rsupply_sensitivityaにCdelayaの電流が流れることによって生じる電圧降下はごくわずかです。したがって、Cdelayaは純粋なコンデンサとほぼ同じように動作します。Cdelayaの電流を複製してCdelayaにフィードバックすると、制御が可能な可変コンデンサが形成されます。Bsupply_sensitivitya内部の性質に基づき、図20に示すVDDと遅延の関係が得られます。
VDDが4Vの場合のTONの遅延は、データシートのグラフでは140ナノ秒となっています。それに対し、シミュレーションでは、111ナノ秒という結果が得られました。VDDが15Vの場合には、データシートでは60ナノ秒、シミュレーションでは77ナノ秒となっています。非常に相関性が高いとは言えませんが、Bsupply_sensitivityの関数を調整して結果を更に改善するかどうかは読者の判断に委ねたいと思います。少なくとも、ブレーク・ビフォア・メーク動作にかかる時間は、15ナノ秒～24ナノ秒の間に適切に収まっています。
データシートでは、遅延と温度の関係についての詳しいデータは示されていません。シミュレーションでは、温度が高い場合に生じる減速だけでもモデル化するために、Cdelayaに温度の項を追加しました。その結果を図21に示します。
マクロモデルの組み上げ
図22に示したのは、ここまでの結果を組み合わせて構築したアナログ・スイッチのサブサーキットです。トランジスタのシンボルには、パラメータの代わりにL とWの固定値を記しています。また、励起とI / O に使用する回路はすべて取り除き、代わりにSA、D、SB、In、VDD、VSS、Gnd_pinの各ピン接続を設けました。
この回路では、SPDTスイッチを構成する2 つ目のトランジスタ・ペア向けに、2つ目のロジック・インターフェースを追加しています。ESD保護用のダイオードは、アナログ端子とVSSの間と、ロジック端子であるInとグラウンドの間に挿入しています。上半分のロジック・インターフェース・デバイスの名前には「-a」という接尾辞を付与しています。一方、下半分のインターフェースは、それらを複製し、接尾辞を「- b」にしたノードで構成しました。Glogic_thresholdbインターフェースの出力は、Glogic_ thresholdaのtableとは逆に設定しています。これにより、両スイッチは同時にオンになることはなく、必ずいずれか一方だけがオンになります。
追加のESD保護機構として、保護ピンとVDD、VSSの間にダイオード、VDDとVSSの間にクランプ回路を挿入することもできます。通常、データシートにはこの保護機構に関する記述があり、リーク電流は両方の電源に割り当てられます。
このSPDTスイッチのサブサーキットに対応するシンボルも定義しました。図23に示すマスター回路図（ADG333A.asc）では、このシンボルを4個使用しています。
図24に、最終的なマクロモデルの検証を実施するためのテスト用回路を示しました。
まとめ
本稿では、特定のアナログ・スイッチを対象として適切なマクロモデルを作成する方法を説明しました。特に、実際のデバイスの特性を再現するために、いくつかの異なる半導体プロセスに対応するパラメータの値を得る手法を明らかにしました。得られたマクロモデルは、オン抵抗とその変動、電源と信号レベルの関数としてのチャージ・インジェクション、寄生容量と電圧に対するその変化、ロジック・インターフェースの遅延、リーク電流といった特性を網羅しています。このようにして得られたマクロモデルが、アナログ・スイッチを使用する回路の性能のシミュレーションに役立つことを願っています。
付録
LTspiceを入手したい方は、analog.com/jp/ltspiceでダウンロードしてください。
本稿で紹介したマクロモデルのシンボルに対応するLTspiceのテキスト・ファイルは、こちらから入手できます（ファイル名はADG333.asy）。ADG333.ascの回路図を、それを使用するすべての回路図にコピーする代わりに、ADG333.asyというシンボルを使用することができます。ADG333のシンボルには、個々のスイッチのシンボルが含まれています。スイッチのシンボルのファイルはspdt_40V.asc、回路図のファイルはspdt_40V.asyです。
