エッジ処理をベースとするミリ波対応のセキュリティ用スキャナを実現する

はじめに

ミリ波(mmWave)を使用するイメージング技術(以下、ミリ波イメージング)は、セキュリティを確保するための手段として広く活用されています。例えば、空港、公共施設、スタジアムで使われるスキャナに適用すれば大きなメリットが得られます。ミリ波対応のスキャナであれば、金属と非金属の両方の危険物を検知/特定することが可能だからです。つまり、従来の金属探知機と比べて明らかに勝る機能を実現することができます。本稿では、まずミリ波イメージングを実現するハードウェアの仕組みについて説明します。その上で、エッジにおける処理をベースとすることで、膨大なデータによって生じる負荷の管理を可能にするチップセットを紹介します。それらの製品を採用すれば、セキュリティの確保を目的として使用されるウォークスルー方式のスキャン・システムを開発することが可能になります。

ミリ波イメージングの仕組み

図1は、ミリ波イメージングをベースとするスキャナの概要を示したものです。このスキャナは、トランスミッタとレシーバーのアレイを搭載しています。それらは、いずれも空間的に分散配備されたアンテナ・アレイに接続されています。この構造は、リターン・ロスやS11の測定に使用されるネットワーク・アナライザに似ています。このシステムでは、アレイ内の1つのアンテナから単一周波数、小振幅の信号が継続的に出力されます。その信号が対象物(人や物)で反射することにより、後方散乱が生成されます。図1の例では、単一の点からの反射信号を示してあります。実際には、アンテナから出力される信号は無指向性なので、対象物の複数の点から反射が生じます。

後方散乱が生成されると、アレイを構成するすべての受信アンテナによってその振幅と位相が測定されます。なお、送信信号から受信信号への直接的なリークを低減するために、送信アンテナと受信アンテナの間では偏波が用いられることがあります。振幅と位相の測定が完了したら、(同じ周波数で動作する)別の送信アンテナから同じ信号が送信され、後方散乱の振幅と位相を測定する処理が繰り返されます。

図1. ミリ波イメージングをベースとするスキャナ・システム
図1. ミリ波イメージングをベースとするスキャナ・システム

RF信号の透過の深さと反射の性質は周波数によって異なります。そのため、上記のスキャン処理は広帯域にわたる複数の周波数を使って繰り返されます。その結果として得られるベクトル行列は、(周波数と空間的な位置に対する)多次元アレイになります。それを使用して画像を生成することにより、重ね着した衣服の中に隠れた金属/非金属を検知することが可能になります。

このようなスキャン処理を実行するためのハードウェアは、複数のチャンネルを備えており、広い動作周波数範囲に対応している必要があります。10GHz~40GHzの周波数を使用できれば、セキュリティ用のスキャナで一般的に対象とする物(衣類、リュック、凶器、爆発物)を十分に区別することができます。また、チャンネル数が多いシステムほど分解能は高くなる傾向があり、小さな物体でも検知することが可能になります。例えば、空港で使用されるスキャナの場合、かみそりの刃を検出できることは重要です。一方、公共施設やスタジアムでは、凶器や爆発物など、より大きな物体の検出に重点が置かれます。一般に、後者の用途ではチャンネル数の少ないシステムが使用されます。

ミリ波イメージングをベースとするスキャナには、もう1つ重要な要素があります。それは、各種の切り替え処理(スイッチング)を極めて高速に実現しなければならないというものです。スイッチング速度が高ければ、スキャンの対象になる人たちはスキャナの前に短時間(一般的に1秒以下)しか立ち止まる必要はありません。逆に言うと、ウォークスルー方式の次世代システムでは、対象者が立ち止まらずに通過できるようにするために、スイッチング処理をより高速に行う必要があります。

図2に、ミリ波イメージングをベースとして実現したスキャナの全体像を示しました。このスキャナは、アナログ・デバイセズのチップセットを使って構成しています。トランスミッタとして使用しているのは「ADAR2001」です。同ICのアレイは、アジャイルな周波数源によって駆動されます。レシーバーとして使用しているのは「ADAR2004」です。そのアレイは、反射信号を検出して中間周波数(IF)までダウンコンバートする処理を担います。得られたIF信号は、マルチチャンネルの連続時間型シグマ・デルタ方式のA/Dコンバータ(CTSD ADC)「AD9083」によってサンプリングされます。

以下では、これらのコンポーネントについて順に説明していきます。特に、全体的なシステム性能を最適化するための機能について詳しく解説することにします。

トランスミッタ

上述したとおり、各チャンネルのトランスミッタは、空間的に分散配備されたアンテナに接続されます。そして、各アンテナはパワー・アンプ(PA)によって駆動されます。ADAR2001は4チャンネルから成るトランスミッタであり、アンテナに直接接続できます。同ICの出力周波数範囲は10GHz~40GHzです。ただ、10GHz~40GHzの信号を大きなアレイの中で分配するのは難易度の高い処理になります。そこで、ADAR2001には4つの周波数逓倍器が集積されています。そのため、同ICまでの信号のルーティング/分配は2.5GHz~10GHzの周波数範囲で行えます。

ADAR2001の内部ブロック図を図3に示しました。ご覧のように、同ICは多数のRF部品を内蔵しています。まず、RF信号に対応する入力バッファを備えています。また、切り替えが可能な高調波フィルタを備える周波数逓倍器を4個内蔵しています。加えて、1:4の信号スプリッタも備えています。更に、ダイポール・アンテナやスパイラル・アンテナなどの差動アンテナ構造を駆動するための差動出力型PAを4個内蔵しています。

RFINのポートには、RFの連続波(CW)信号が入力されます。その周波数は2.5GHz~10GHz、電力レベルは最小-20dBmです。広帯域に対応する周波数逓倍器は、3つの並列サブ回路(それぞれ低帯域、中間帯域、高帯域に対応)で構成されています。各サブ回路は、全周波数範囲のうち一部を逓倍/フィルタリングするように最適化されています。逓倍器のブロックの入出力部に配置されたスイッチを使用することで、対象とする周波数に対応するサブ回路が選択されます。

逓倍器の出力は、プログラマブルな減衰器を経由して4つに分割され、4つのPAにそれぞれ供給されます。逓倍器のブロックが備える構成(コンフィギュレーション)が可能なフィルタに加え、各PAには、有効化/無効化が可能なローパス・フィルタとノッチ・フィルタが含まれています。出力周波数が20GHz以下である場合、それらのフィルタを有効にする必要があります。20GHzよりも高い場合には、無効にしなければなりません。

プログラマブルな減衰器は、出力電力の周波数の変化を平坦化するために使用されます。この減衰器を使えば、約15dBの範囲でデジタル・ステップ・アッテネーションを実現できます。出力電力の周波数の変化を所望の平坦な状態に維持するには、出力周波数を10GHzから40GHzへと掃引するに従い、減衰量を抑えていく必要があります。それにより、各PAの差動出力における公称電力は5dBmとなり、高調波は-20dBc~-30dBcに抑制されます。

このシステム構成で10GHz~40GHzの全体を対象として周波数掃引を行うには、逓倍器/フィルタ・ブロックの設定を7回調整します。それにより、高調波の除去が最適に行われ、最適な出力電力が得られるようにする必要があります。

図2. ミリ波イメージングをベースとするスキャナの全体像
図2. ミリ波イメージングをベースとするスキャナの全体像
図3. ADAR2001の内部ブロック図
図3. ADAR2001の内部ブロック図

また、システムが1つの周波数を扱っている間に、各トランスミッタのチャンネルを連続的にオン/オフしなければなりません。SPI(Serial Peripheral Interface)のコマンドによってボトルネックが生じるのを回避するために、ADAR2001には、最大70の状態を対象としてプリプログラムすることが可能な2つのステート・マシンが用意されています。同ICのRAMをプログラムしておけば、デバイスのアドバンス(MADV)ピンにシンプルなパルスを印加することによって先の状態に進めることができます。これらの機能を組み合わせることにより、チャンネルのスイッチング時間として2ナノ秒という値を実現できます。また、ICとICの間でスイッチングを行う際(デバイスAのチャンネル4がオフになって、デバイスBのチャンネル1がオンになるなど)にも、このスイッチング時間を達成できます。フル・スキャンを実行する場合には、複数の周波数を使用して全チャンネルの掃引が行われます。そのため、スイッチング時間は短くなければなりません。例えば、500素子から成るアレイにおいて50MHzのステップで10GHz~40GHzを掃引する場合、フル・スキャンを完了するには計30万回のスイッチングが必要になるからです。

各チャンネルのRF出力は、オンチップの各RFディテクタによってモニタリングできます。ダイの温度も、オンチップの温度センサーによってモニタリングすることが可能です。これらのセンサーの出力は、5:1のアナログ・マルチプレクサに送信されます。マルチプレクサは、オンチップの8ビットADCに必要な信号を引き渡します。

フェーズ・ロック・ループ/電圧制御発振器(PLL/VCO)である「ADF4368」は、トランスミッタの回路にスティミュラスを供給します。その出力信号は、送信チャンネルの数に応じて複数回分割されます。同ICの比較的高い出力電力(9dBm)とADAR2001の最小入力閾値(-20dBm)により、ADF4368の出力は、バッファ・アンプを使用することなく何度もパッシブに分割することができます。

レシーバー

トランスミッタによって送信された信号は対象物で反射します。その反射信号を受信するのがレシーバーです。レシーバーは、マルチチャンネルのミキサーとADCのアレイとして構成されます。ADAR2004は、クワッドミキサーとADC用ドライバの機能を併せ持ちます。また、デジタル制御ゲイン・アンプ(DGA)も内蔵しています。局部発振器(LO)の入力部には4つの逓倍器が用意されており、2つ目のPLLによって駆動されます。このPLLの出力周波数は、ミキサーによって実数のIF出力が生成されるように、無線周波数にオフセットを加えた値になっています。ミキサーのIF出力は、AD9083(CTSD ADC)によってサンプリングされます。同ICは16チャンネルの製品であり、デジタル・ダウン・コンバータを内蔵しています。また、ゼロIFのアーキテクチャではなくIFサンプリングのアーキテクチャを採用しています。その理由は、レシーバー内のLOリークに起因するDCオフセットと、LOの直交スプリッタ内の直交バランスが完璧でないことに起因するI/Qの誤差を防ぎたいからです。これらの問題は、キャリブレーションによって軽減することも可能です。しかし、LOリークと直交誤差は周波数によって異なる傾向があるため、入力周波数ごとにキャリブレーションを実行しなければならなくなります。

図4は、ADAR2004の内部ブロック図です。LOINに入力された2.5GHz~10GHzの正弦波は、逓倍器によって10GHz~40GHzの信号に変換されます。逓倍器の出力は、IF出力に対するプログラマブル・ゲイン機能を備える4つのミキサーに引き渡されます。トランスミッタであるADAR2001と同様に、レシーバーであるADAR2004も、プリプログラムが可能な2つのステート・マシンを内蔵しています。

マルチチャンネルのADC

図5は、AD9083(CTSD ADC)の内部ブロック図です。同ADCの入力部は、ADAR2004(レシーバー)のIF出力と同じコモンモード電圧を使用するように設計されています。そのため、ミキサーの出力とADCの入力を直接接続することができます。ACカップリング・コンデンサを使用しないので、ミキサーの出力が急に切り替わっても(ミキサーの入力における周波数ステップが発生する際など)、充放電によるトランジェントが生じないことが保証されます。

AD9083は、単極フィルタを備える1次CTSD ADCのアーキテクチャを採用しています。そのため、必要な外付けフィルタは最小限で済み、プリント回路基板上の実装面積を削減できます。また、このアーキテクチャでは、信号のセトリング時間を、ナイキスト・レートのADCのセトリング時間よりも短縮することができます。ナイキスト・レートのADCの場合、折り返し成分を除去するために、選択性がかなり高いアンチエイリアシング(折返し誤差防止)フィルタが必要になります。本稿で取り上げているアプリケーションでは、セトリング時間が短いことは重要な要件です。ADCのセトリング時間を、送信側のチャンネルのスイッチングに要するわずかな時間に適合させなければならないからです。

図4. ADAR2004の内部ブロック図
図4. ADAR2004の内部ブロック図

各ADCは、帯域外にシェーピングされたΣΔ ADCからのノイズをフィルタで除去し、サンプル・レートを低下させるための信号処理回路を備えています。具体的には、CIC(Cascaded Integrator Comb)フィルタ、複数のFIR(Finite Input Response)型デシメーション・フィルタ(Jブロックによるデシメーション)を備える直交デジタル・ダウン・コンバータ(DDC)、データ・ゲーティング・アプリケーション用の平均化デシメーション・フィルタを備える最大3つの直交DDCチャンネルを実現する回路を内蔵しています。3つの直交DDCチャンネルを使用すれば、最大3つの周波数を同時に復調することが可能です。それにより、スキャン時間を劇的に短縮できます(後述)。

システムの設定と動作

ADAR2001とADAR2004は、大規模なアレイを構成した場合に効率的な動作が得られるように設計されています。特に重視されたのは、ワイヤリングによるオーバーヘッドを低減することです。ADAR2001/ADAR2004のRFIN、LOINの各入力ポートは、最小-20dBmの入力レベルに対応します。これらの入力は共通のLO源(本稿の例ではADF4368)で駆動できると望ましいでしょう。ADAR2001/ADAR2004の入力感度は、信号を増幅しなくても多数のパッシブなファンアウトが得られるというメリットをもたらします。例えば、ウィルキンソン・パワー・スプリッタの純損失が1dBだとすると、ADF4368の9dBmの出力電力によってパッシブなファンアウトに7回対応でき、128個のデバイス(512チャンネル)を駆動できることになります。

また、ADAR2001/ADAR2004が内蔵するシーケンサは、アドバンス・ピンとリセット・ピンによって駆動されます。それらは、並列で駆動できるように設計されています。その目的は、駆動に必要なプロセッサ/FPGAのGPIOの本数をできるだけ少なく抑えることです。シーケンサに十分な深さと複雑さを持たせることで、1組のアドバンス・パルスとリセット・パルスによって最大16個のADAR2001を駆動できます。

ADAR2001/ADAR2004を使用する場合、シーケンサのプログラミングを事前に行っておかなければなりません。両デバイスのすべての機能には、SPIのコマンドを使用することでアクセスできます。但し、それに伴う遅延によって、全体的なスキャン時間が許容できないほど長くなってしまいます。

以下では、チャンネル・ベースのスキャンに向けて、64チャンネルのシステム(64個のトランスミッタと64個のレシーバーを搭載)を設定する方法について説明します。ここでいうチャンネル・ベースのスキャンとは、1つの周波数ですべての送信チャンネルを掃引し、その後、周波数をインクリメントして同じ処理を繰り返すというものです。

図6は、16個のADAR2001を対象として上記の掃引を実行する場合に、ステート・マシンをどのようにプログラムすればよいのかを示したものです。このアーキテクチャの主な目的は、共通の制御ラインによって異なる処理を実行する複数のデバイスのシーケンス制御を可能にすることです。

図6を見ると、各ICには65個の状態があることがわかります。そして、ほとんどのICはほとんどの時間、スリーブ・モード(SLP)になるようにプログラムされています。例えば、IC 1が完全にアクティブになるのは、同ICのチャンネル1、2、3、4が順に送信を行う最初の4つの状態だけです。この4つの状態の間、それ以外のICはすべてSLPまたはレディ・モード(RDY)に設定されています。

図5. AD9083の内部ブロック図
図5. AD9083の内部ブロック図

同様に、IC 2が完全にアクティブになるのは状態5~8だけです。その間、他のICはすべてSLPまたはRDYに設定されています。このように、16個のステート・マシンが順にアクティブになるよう設定することにより、16個すべてのデバイスのアドバンス・ラインとリセット・ラインを並列パルスによって駆動することができます。

ここで、RDYというのは、電力を節約しつつスイッチング時間を最適化するために開発された中間状態です。ほとんどのトランスミッタは、ほとんどの時間、アクティブではなくなるので、SLPが消費電力を抑える上で鍵を握ることになります。しかし、SLPから送信モードへの切り替えに必要な時間(50ナノ秒)は、システムの観点からはあまりにも長いと言えます。この時間は、掃引時の遅延につながるおそれがあります。RDYは、ICが送信の準備を整えるときに指定できる中間状態だと言うこともできます。図6の状態4において、IC 1のチャンネル4が送信を行っている際、IC 2はRDYに遷移して送信の準備に入る点に注目してください。トランスミッタが状態4から状態5に遷移すると、IC 1は送信モードからRDYに遷移し、IC 2はRDYから送信モードに遷移します。この遷移にかかる時間は10ナノ秒です。それに続き、内部で行われるチャンネルの切り替え(IC 2のチャンネル1から、チャンネル2、チャンネル3、チャンネル4への切り替え)にかかるスイッチング時間は2ナノ秒です。1024素子から成るアレイにおいて、0.1GHzのステップで10GHz~40GHzの掃引を行う場合、トータルのスキャン時間は20ミリ秒未満になります。これは、PLLのロック時間が50マイクロ秒だと仮定した場合の値です。2個のPLLをピンポン・モードで動作させ、周波数が決まるまでのセトリング時間を短縮すれば、スキャン時間を5ミリ秒未満に抑えることが可能になります。

図6. 16個のADAR2001のプログラミング。1つのアドバンス・パルスによって駆動される掃引チャンネルの状態を示しています。
図6. 16個のADAR2001のプログラミング。1つのアドバンス・パルスによって駆動される掃引チャンネルの状態を示しています。

ADAR2004(レシーバー)の動作とシーケンス制御は、それほど複雑ではありません。すべてのレシーバーのチャンネルは、常時受信動作をするように設定するのが一般的だからです。ただ、レシーバーがトランスミッタの動作に合わせて掃引を行う際には、マルチプレクサのパスとフィルタの設定が適切に選択されるように、やはりステート・マシンのシーケンス制御が必要になります。

先述したとおり、AD9083(CTSD ADC)の各チャンネルでは、最大3つの直交DDCチャンネルを利用できます。これは、3つの周波数を同時に復調可能であるということを意味します。但し、それは3つすべての周波数が同ADCのアナログ入力帯域幅(125MHz)の範囲内にある場合に限られます。例えば、3つのIFトーンを50MHz、75MHz、100MHzに設定すれば、3つすべてを同時にベースバンドのI/Qデータに復調することができます。

この方法を送信側に適用するには、1つではなく3つの送信側PLLを使用しなければなりません。3つの送信周波数は、それぞれ物理的に異なる送信ICに振り分ける必要があります(ADAR2001の逓倍器は、マルチトーンの信号を通過させることができません)。3つの周波数は、必ず異なる値でなければなりませんが、掃引時には互いに近い周波数を使用する必要があります。例えば、1つのADAR2001の1つのチャンネルが10GHzで送信を行う場合、他の2つのデバイスによって10.025GHzと10.050GHzで送信を行うといった具合です。その結果、50MHz、75MHz、100MHzのIF出力が得られます。このように実装するには、送信側のパスに、より多くのハードウェアとスイッチング用のインフラが必要になります。その一方で、トータルのスキャン時間を1/3に短縮できるというメリットが得られます。

まとめ

本稿では、ミリ波イメージングを利用して実現されるスキャナの設計について解説しました。具体的な例としては、アナログ・デバイセズが提供するチップセットを採用した実装を紹介しました。その中で中核的な役割を果たすのは、クワッドトランスミッタのADAR2001、クワッドレシーバーのADAR2004、16チャンネルのADCであるAD9083、PLL/VCOのADF4368です。これらのICを採用すれば、ウォークスルー方式の次世代スキャナの実装に必要な高い集積度と高度な機能を利用できます。各ICが備えるステート・マシンとDDCを活用することにより、従来は中央に集中していた処理の多くをインテリジェントなエッジにオフロードすることができます。その結果、中央のプロセッサは、スキャンを行う際にシステムを制御する必要がなくなります。既に復調とデシメーションを終えたデータを受信するだけでよいということです。本稿で紹介したチップセットは、セキュリティの用途に向けたミリ波イメージングを対象として設計されたものです。ただ、ADAR2001/ADAR2004が対応する広い周波数範囲と、16チャンネルのADCであるAD9083の高い集積度は他のアプリケーションにおいても有用です。つまり、それらのICは、高いチャンネル密度と高速なスイッチングを必要とするシステムでも有効に活用できます。

著者

Eamon Nash

Eamon Nash

Eamon Nashは、アナログ・デバイセズのアプリケーション・エンジニアリング・ディレクタです。衛星通信やレーダーで使用されるRFアンプやビームフォーマを担当しています。30年間にわたり、フィールドや工場で様々な業務に従事。主に、ミックスドシグナル製品や高精度製品、RF製品を扱ってきました。アイルランドのリムリック大学で電子工学の学士号を取得。5件の特許を保有しています。