ADL5246

製造中止

可変ゲインLNA（低ノイズ・アンプ）、3GHZ、½Wのドライバ・アンプ内蔵

データシート (Rev. A)
製品セレクション・テーブル
利用上の注意

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ･デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。


本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」（リビジョン0）で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」（Rev.G）と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。
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製品の詳細

  • RF出力周波数範囲：0.6 GHz～3 GHz
  • 出力IP3：37 dBm＠2.2 GHz
  • 出力P1dB：28 dBm＠2.2 GHz
  • 入力アンプのノイズ指数：1 dB＠2.2 GHz
  • 最大ゲイン：31.5 dB＠2.2 GHz
  • 電圧可変減衰範囲：45 dB
  • 0 V～3.3 Vの減衰制御範囲
  • 低ノイズ可変ゲイン・アンプのバイパス経路内蔵
  • 50 Ωにマッチングされた入力段
  • 3.3 V～5 Vの単電源動作
  • 32ピンLFCSPパッケージ（5 mm×5 mm）
ADL5246
可変ゲインLNA（低ノイズ・アンプ）、3GHZ、½Wのドライバ・アンプ内蔵
ADL5246 Functional Block Diagram ADL5246 Pin Configuration
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ADIsimRF

ADIsimRFは使いやすいRFシグナル・チェーン計算ツールです。最大50段までのシグナル・チェーンについて、カスケード・ゲイン、ノイズ、歪み、消費電力を計算し、プロット、エクスポートが可能です。ADIsimRFには、アナログ・デバイセズのRFおよびミックスド・シグナル部品のデバイス・モデルの広範なデータ・ベースも含まれています。

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評価用キット

EVAL-ADL5246

ADL5246 Evaluation Board

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製品詳細

ADL5246-EVALZ is a fully populated, 4-layer, FR408-based evaluation board. For operation, it requires a 5 V/500 mA power supply and two 3 V/100 mA power supplies. The variable gain amplifier (AMP2) is analog controlled and the 0 V to 3.3 V gain control pins maybe operated independently or in tandem. The internal bypass switch operates with a 3.3 V complementary logic. The LNA (AMP1), VGA (AMP2), and DRIVER (AMP3) can be individually biased using the test loops labeled VCC1, VPOS1, VPOS2, VCC3 and GND. VCC1 provides bias to the LNA (AMP1). VPOS1 and VPOS2 provide the bias for the VGA (AMP2). VPOS1 provides bias for the VGA amp circuit and VPOS2 provides bias to the internal VVAs and to the bias circuit of the DRIVER (AMP3). VPOS2 and VCC3 must be connected when operating the DRIVER. VPOS1 and VPOS2 are connected to an internal power plane via R6 and R7. Removing R6 and R7 allows VPOS1 and VPOS2 to be powered separately. A fully cascaded signal chain, an LNA driving the VGA, followed by the DRIVER, can be configured using the available resistor and capacitor pads.
EVAL-ADL5246
ADL5246 Evaluation Board

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