電子回路設計ビデオセミナー
石井聡の回路設計WEBラボ
電子回路設計ビデオセミナー
2017年8月7日公開
「アンプとADCとを適切にインターフェースする技法」の後編として、最後のセッションになります。ここではADCで生じるキックバックというものを紹介し、キックバックがAD変換に対してどのような悪影響を及ぼすかを説明していきます。そしてキックバック抑制方法としてのコンデンサの適切な接続方法、それをアンチエイリアス・フィルタとどのように結合していけばよいかも説明します。またADCのドライブとインピーダンスマッチングについても言及し、これとフィルタリングとをまとめて、全体としてどのように回路を構成していけばよいかについても説明します。
2017年7月3日公開
3本に分かれて解説していくインターフェース技法の中編になります。前編で紹介したエイリアシングという問題点を最適な信号のフィルタリングにより軽減し、最適な信号再生を実現するという視点で説明していきます。まずは各種のフィルタ・トポロジーについて紹介し、それぞれのメリットやデメリットを示していきます。つづいて数表を用いたフィルタ設計技法についてご紹介し、引き続き「フィルタ設計に関する話題」としてパッシブLCフィルタをCADで合成するツールの話題などを説明していきます。
2017年6月5日公開
この「アンプとADCとを適切にインターフェースする技法」のセッションは、3本に分かれて解説していくもので、この「前編：ADCインターフェースの基本」はその最初のセッションです。ここではまず、ADC入力回路の2種類のアーキテクチャについて紹介し、それぞれをドライブするうえでの注意点や問題点について考えていきます。つづいてバッファ無し入力回路構成のADCをドライブするADCドライバの考え方と必要性について説明します。そしてAD変換で生じるエイリアシングという考え方（問題点）を紹介し、中編でのフィルタリングの話題につなげていきます。
2016年4月4日公開
PLL（位相ロック・ループ）の理論的な解説の最終回（その3）です。ここではPLLの位相雑音を詳しく見ていきます。このPLLの理論の3回シリーズでは、PLLとOPアンプを「自動制御システム」という視点で比較してきました。PLLの位相雑音の考え方も、OPアンプで発生するノイズを考えていくアプローチとまったく一緒です。そこでPLLでの位相雑音の主要因であるPFDノイズとVCOノイズについて、OPアンプのノイズモデルと対比して考えていきます。最後には実際に組んでみた回路で理論考察と比較してみます。
2016年3月1日公開
PLL（位相ロック・ループ）の理論的な解説の第2回目（その2）です。その1ではOPアンプとの比較を行いましたが、自動制御システムとしてPLLを考えると、VCOが90°位相遅れ系（完全積分系）になるため、安定に動作させるには「対策（処置）」が必要になります。
その対策が、PLLで用いられる「ループ・フィルタ」です。このセッションでは、ループ・フィルタに進み要素を入れて帰還系を安定化する、という点をじっくり説明していきます。
帰還系の位相補償という視点では、OPアンプでの動作安定化にも応用できる技術です。
2016年2月2日公開
PLL（位相ロック・ループ）の理論は、いろいろな書籍を読んでも、なかなか理解が難しいものかと思います。この技術的な側面をOPアンプとの比較で理解してみたいと思います。
今回は「その1」として、まずPLLを「位相を制御する自動制御システム」としてモデル化してみます。つづいてPLLとOPアンプを「自動制御システム」という視点で比較してみます。
※このビデオは3回のシリーズになっています。
2015年9月7日公開
PLLシステムを構築して動かしてみると、なかなか目的の動作をしてくれないということが往々にしてありがちです。たとえばPLLがロックしない、ロックが時々はずれる、ノイズっぽい、リファレンス・リークが大きいなどというトラブルがあるでしょう。このセッションではこれらのトラブルの原因と解決方法を説明しています。また部品選定やレイアウト改善で特性を改善することや、SSBノイズレベルを低くしたいときの方法、ロックアップを高速にしたいときの方法を解説し、フラクショナルN PLL特有の問題点についても説明します。
2015年8月3日公開
アナログ・デバイセズではPLL製品の設定や回路定数を自動計算してくれる、ADIsimPLLというツールを用意しています。ホームページからダウンロードすることができます。このセッションでは、PLL設計における設定パラメータと重要な特性についてまず解説し、次にADIsimPLLの使い方、そしてADIsimPLLを使って実際にPLLを設計してみるようすを実際にADIsimPLLを動かしながら体感してみます。またPLL技術で実現されているクロック製品（AD95xxシリーズ）で活用できるツール、ADIsimCLKの使い方についても言及します。
2015年7月1日公開
目的の周波数を発生させるPLL回路技術を理解する3部作です。その1ではPLLの用途や基本構成について説明します。具体的には基本的な内部構成としての、VCOとN分周カウンタ、PFD（位相比較器）とチャージ・ポンプ、ループフィルタなどを説明します。また、PLLの周波数構成の方法として、インテジャーNとフラクショナルNという二つの方式がどのようなしくみなのかを、基礎的な説明として解説します。
2014年6月30日公開
現代のコンバータ回路設計は、変換速度の高速化に伴い、バックエンドとして接続するFPGAとのデータ伝送設計も難易度が高くなってきています。このスライドでは、前編としてデジタル・データの伝送技術について重要なポイントを解説します。とくに「高速信号は反射する」ということを知っておくことが重要です。伝送と反射をイメージで理解するデモも用意しました。この反射のようすをTDR測定で観測して動きを理解し、差動データ伝送が適切な理由や、FPGAとの接続について解説します。
2014年4月25日公開
アナログ・デジタルどちらも必要となってきた「ハイスピード・システム」の設計における基本的かつ非常に重要な概念を詳しく説明します。ここでも「電圧と電流が伝送線路内を波として伝わっていく」という理解が重要で、これもイメージ実演も交えて説明します。このイメージが分かれば、続いて説明する「伝送線路と特性インピーダンス」そして「反射係数」を簡単に理解することができます。また低雑音設計で重要なNF（ノイズ・フィギア）の考え方や、実際のデータシートを引用した用語の意味合いなども後半でご説明します。
2014年3月31日公開
システムの高速化によりだんだんとアナログ信号の周波数も高速化しています。「ハイスピードは自分とは別世界、関係ない」と思っている方も多いかと思いますが、数10MHzを超えるあたりでもこの「ハイスピード回路」としての知識が必要になってきます。ここではまず前編として、デシベル（dB）とdBmの考え方やそれが使われる応用について説明します。ハイスピード回路では信号源抵抗と負荷抵抗があり、これを基準にdBmを表しますが、このようすを基本クイズで考えてみたいと思います。また後編へのつなぎとして「電圧と電流が伝送線路内を波として伝わっていく」ことをイメージ実演も含めてご説明します。
2014年2月3日公開
FPGAが、そしてデジタル信号処理自体が高速になるにしたがい、ミックスド・シグナルでのデータ・コンバータ設計で注意すべき点が増えてきます。意外と注意が払わられないこと、そして概念の理解が難しいことのひとつが「クロッキング」の問題ではないでしょうか。このセッションでは、クロック・ジッタの考え方を時間ドメイン・周波数ドメインから理論的な視点も含めて詳しく説明し、ミックスド・シグナルでのシステム・クロッキングに対する適切な設計アプローチを詳しく説明し、また最適な製品などもご紹介します。
2013年6月19日公開
「設計したアンプが異常発振してしまったが対策方法が分からない」と途方に暮れたことはないでしょうか。ここではSPICEツールNI Multisim ADI Editionを用いて、OPアンプが異常発振してしまうことについて、【基礎編】で説明した理論的な理解をもとに、実践的な異常発振対策方法を示します。なおシミュレーションでの確認方法として説明していますが、実機でも同じように安定性を確認できますので、是非ご活用ください。
※基礎編の「SPICEツールで適切な周波数特性と異常発振しないOPアンプ回路を実現する【基礎編】」も是非ご覧ください。
2013年6月19日公開
SPICEツールNI Multisim ADI Editionを用いて、OPアンプを用いた回路で目的の性能を実現する技術について説明します。まず目的の周波数特性を実現するための理解として、ゲインと帯域幅の関係、フルパワー帯域幅による制限などについてシミュレーションを交えて示します。次に異常発振の原理について説明し、基本的な「発振してしまうしくみ」を理論的に理解します。この理解で【実践編】の異常発振対策への基礎とします。
※実践編の「SPICEツールで異常発振しないOPアンプ回路を実現する【実践編】」も是非ご覧ください。