あら不思議!DDCの魔法でADCの仮想チャンネル数が何倍にも

質問:

デュアル・チャンネル ADC を購入してデジタル・ダウンコンバータを構成しました。これは4個のコンバータがあることになる、と言われています。気づかないうちに1台で2台分の働きをするデータ・コンバータを購入したということなのでしょうか?

RAQ: Issue 139

回答:

ごく初歩的でモノリシックなシリコン・ベースのA/Dコンバータ(ADC) が出現して以来、ADCは、半導体製造技術の進歩とともに急速に発展を遂げてきました。長年にわたり十分な進歩を遂げてきた半導体製造技術のおかげで、現在では、従来よりはるかに強力なデジタル処理機能を備えたADCを経済的に設計できるようになっています。初期のADC設計では、エラー補正やデジタルドライバ以外に、デジタル回路を使用することはほとんどありませんでした。新しいファミリーを構成しているGSPS(GigaSample Per Second)コンバータ(RFサンプリングADCとも呼ばれる)は、高度な65nm CMOS技術を使用することによって実現が可能になったもので、さらに多くのデジタル処理機能をパッケージ化してADCの性能を向上させることができます。

サンプル・レート( GSPSの範囲) が高いため、非常に大きなペイロードのデータ( ビット/ 秒) を扱うことも可能になっています。一例としてAD9680を見てみましょう。これは、デュアル14ビット、1.25GSPS/1GSPS/820MSPS/500MSPSのJESD204B A/Dコンバータです。1.25GSPSの最大サンプル・レートにおけるADCのデータ・ストリームは以下のとおりです。

Equation 1

 

データがこれだけの量になると、デジタル・データを抽出するために膨大な数のLVDS(低電圧差動伝送)ルーティング・レーンが必要です。このように大きなスループットがより達成しやすくなるよう、JESD204B規格が採用されました。JESD204Bは高速のデータ伝送プロトコルで、十分な信号完全性を確保する方法の中から、8b/10bエンコーディングとスクランブリングを採用しています。JESD204B規格の採用により、次のような合計スループットが達成されています。

Equation 2

 

JESD204B規格を使用することで、データ・スループットを4つの高速シリアル・レーンに分割して、各レーンを12.5Gbpsとすることができます。これを、ライン・レートが約1Gbps/レーンに制限されるLVDSインターフェースと比較すると、LVDSでは必要なチップは28ペア以上にもなります。

AD9680のデータシートをざっと眺めるだけでも、リンクの設定に関する限り、極めて多くの要素が記載されていることが分かります。初期のLVDS ADCは実装が容易でしたが、より新たな世代のJESD204B ADCは、初期のものよりも少し複雑です。また、内部デジタル・ダウンコンバータ(DDC)のセットアップを考慮すると、さらに複雑になってしまいます。しかし、ADCのセットアップに関する要素は数多くあるものの、基本的には3つのパラメータで決定されます。

  • L = JESD204B リンク1つあたりのレーン数
  • M = JESD204B リンク1つあたりのコンバータ数
  • F = JESD204B リンク内におけるデータ・フレーム1つあたりのオクテット数

 

例として、デュアル14ビット250MSPS JESD204B A/DコンバータAD9250を考えます。図1に、デフォルト・セットアップにおけるAD9250のブロック図を示します。

Figure 1
図1 . AD9250 のセットアップ

 

このセットアップでは、AD9250内で追加的なデジタル処理は行われないので、JESD204Bリンク(JESD204Bトランスミッタ)は非常に分かりやすい構成になっています。JESD204Bリンクに対しては、チャンネルAがコンバータ0 (M0) になり、チャンネルBがコンバータ1(M1)になりますが、これはMの値が2になることを意味します。このセットアップにおける合計ライン・レートは、次のようになります。

Equation 3

 

これを、1GSPSにおけるAD9680のサンプリングと比較します。ただしこの場合、2つのダウンコンバータは複素( I/Q) セットアップで使われます。デジタル・ダウンコンバータを使って1GSPSでサンプリングしたデータを1/4にデシメートするAD9680のセットアップを、図2に示します。これにより、出力サンプル・レート(FOUT)は250MSPSとなります。

raq-issue-140-Fig-02-v2
図2 . 1/4 のデシメーションに設定されたDDCによるAD9860 -1000のセットアップ

 

図2から、AD9680を使用すれば、内蔵のオンチップ・デジタル・ダウンコンバータを使って、効果的にサンプル・レートを下げられることが分かります。それぞれのDDCは16ビットのストリームを出力するので、実際の(物理的な)コンバータのビット・ストリームは、JESD204Bのさまざまなパラメータの1つである「M」パラメータとは無関係になります。同規格によれば、Mはリンク1つあたりのコンバータ数です。この修正シナリオでは、Mは仮想コンバータと呼ばれるパラメータになります。AD9680のADCチャンネルは物理的には2つだけですが(AとB)、複素出力モードがイネーブルされたDDCを使う場合は、4つの異なる(16ビット)データ・ストリームをJESD204Bインターフェースへ送ることができます。JESD204Bインターフェースからすると、これは、4つの( 仮想) コンバータがビット・ストリームを送っているように見えます。したがって、M = 4、つまりコンバータ数を増やしたことになるわけです。この場合の出力ライン・レートは次のようになります。

Equation 4

 

受信ロジック(ASICまたはFPGA) の許容ライン・レートに応じて2 つのオプションを選ぶことができるので、AD9680のJESD204Bインターフェースの柔軟性は明らかです。図2 に示したAD9680セットアップのJESD204Bインターフェースに使用可能なオプションを、表1に示します。

表1. AD9680 ADCのJESD204B出力インターフェースに使用できる設定オプション

仮想コンバータ数M
リンクあたりのレーン数L フレームあたりのオクテット数F ライン・レート
(Gbps/レーン)
4
4 2 5
2 4 10

 

4個のDDCを持つAD9680のようなデュアル・チャンネルADCにおいて、さまざまな設定に使用できる仮想コンバータ・マッピングを表2に示します。

表2. AD9680 ADCのJESD204B出力インターフェースに使用できる設定オプション

サポートされている仮想コンバータ数
チップ動作モード チップQ無視 仮想コンバータ・マッピング
0 1 2 3 4 5 6 7
1 ~ 2 フル帯域幅モード 実数または複素数 ADC A
サンプル
ADC B
サンプル
不使用
不使用
不使用 不使用
不使用 不使用
1 1 DDモード 実数(Iのみ) DDC 0 I
サンプル
不使用 不使用
不使用
不使用
不使用
不使用
不使用
2 1 DDモード 複素数(I/Q) DDC 0 I
サンプル
DDC 0 Q
サンプル
不使用
不使用
不使用
不使用
不使用
不使用
2 2 DDCモード 実数(Iのみ) DDC 0 I
サンプル
DDC 1 I
サンプル
不使用
不使用
不使用
不使用
不使用 不使用
4 2 DDCモード 複素数(I/Q) DDC 0 I
サンプル
DDC 0 Q
サンプル
DDC 1 I
サンプル
DDC 1 Q
サンプル
不使用
不使用
不使用
不使用
4 4 DDCモード 実数(Iのみ) DDC 0 I
サンプル
DDC 1 I
サンプル
DDC 2 I
サンプル
DDC 3 I
サンプル
不使用 不使用
不使用
不使用
8 4 DDCモード 複素数(I/Q) DDC 0 I
サンプル
DDC 0 Q
サンプル
DDC 1 I
サンプル
DDC 1 Q
サンプル
DDC 2 I
サンプル
DDC 2 Q
サンプル
DDC 3 I
サンプル
DDC 3 Q
サンプル

 

著者

Umesh Jayamohan

Umesh Jayamohan

Umesh Jayamohanは、米ノースカロライナ州グリーンズボロにあるADIの高速コンバータ・グループに所属するアプリケーション・エンジニアです。1998年にインドのケララ大学で学士号を取得し、2002年にアリゾナ州立大学で修士号を取得しています。その後、7年間にわたり、設計エンジニア/アプリケーション・エンジニアとして活動した経験を有しています。