概览
优势和特点
- JESD204B Subclass 0或Subclass 1编码串行数字输出
- 信噪比(SNR)：71.9 dBFS（185 MHz AIN，250 MSPS，NSR设为33%）
- 无杂散动态范围(SFDR)：88 dBc（185 MHz AIN，250 MSPS）
- 总功耗：
707 mW (250 MSPS) - 1.8 V电源电压
- 1至8整数输入时钟分频器
- 采样速率最高达250 MSPS
- 中频采样频率最高达400 MHz
- 模数转换器(ADC)内置基准电压源
- 欲了解更多特性，请参考数据手册
产品详情
AD6673是一款11位、250 MSPS、双通道中频(IF)接收机，专门针对要求高动态范围性能、低功耗和小尺寸的电信应用中支持多天线系统而设计。
该器件包括两个高性能模数转换器(ADC)和噪声整形再量化器(NSR)数字模块。每个ADC由多级、差分流水线架构组成，并集成了输出纠错逻辑，每个ADC差分流水线的第一级包含一个宽带宽开关电容采样网络。集成基准电压源可简化设计。占空比稳定器(DCS)补偿ADC时钟占空比的波动，使转换器保持出色的性能。
各ADC的输出内部连接到NSR模块。集成NSR电路能够提高奈奎斯特带宽内较小频段的信噪比(SNR)性能。该器件支持两种不同的输出模式，可通过SPI选择。如果使能NSR特性，则在处理ADC的输出时，AD6673可以在有限的部分奈奎斯特带宽内实现更高的SNR性能，同时保持11位输出分辨率。
可以对NSR模块进行编程，以提供采样时钟22%或33%的带宽。例如，当采样时钟速率为250 MSPS时，在22%模式下，AD6673可以在55 MHz带宽内实现最高76.3 dBFS的SNR；在33%模式下，它可以在82 MHz带宽内实现最高73.5 dBFS的SNR。
禁用NSR模块时，ADC数据直接以11位的分辨率提供给输出端。这种工作模式下，AD6673能够在整个奈奎斯特带宽内实现最高65.9 dBFS的SNR。因此，AD6673可以用于电信应用，例如要求更宽带宽的数字预失真观测路径。
默认情况下，ADC输出数据可以直接路由至两个外部JESD204B串行输出通道，这些输出设置为电流模式逻辑(CML)电平。支持两种模式，使得输出编码数据可通过一个或两个通道发送（L = 1；F = 4或L = 2；F = 2）。单通道操作支持最高125 MSPS的转换器速率。器件提供同步输入控制（SYNCINB±和SYSREF±）。
产品特色
- 可配置JESD204B输出模块集成锁相环(PLL)，支持每通道最高5 Gbps的采样速率（最多两个通道）。
- 中频接收机包括两个11位250 MSPS ADC，ADC具有可编程的噪声整形再量化器(NSR)功能，当带宽降低至采样速率的22%或33%时，它能提高信噪比。
- 支持可选RF时钟输入以简化系统板设计。
- 取得专利的差分输入在最高至400 MHz的输入频率下仍保持出色的信噪比(SNR)性能。
- 片内1至8整数输入时钟分频器和SYNC输入支持多器件同步。
- 采用1.8 V单电源供电。
- 标准串行端口接口(SPI)支持各种产品特性和功能，例如：控制时钟DCS、关断模式、测试模式、 基准电压模式、超量程快速检测以及串行输出配置等。
应用
- 分集无线电系统
- 多模式数字接收机(3G)
TD-SCDMA、 WiMax、 WCDMA、 CDMA2000、 GSM、 EDGE、 LTE - DOCSIS 3.0 CMTS上游接收路径
- HFC数字反向路径接收器
- I/Q解调系统s
- 智能天线系统
- 电子测试与测量设备
- 雷达接收机
- COMSEC无线电架构
- IED检测/干扰系统
- 通用软件无线电
- 宽带数据应用
产品生命周期
推荐新设计使用
本产品已上市。数据手册包含所有最终性能规格和工作条件。ADI公司推荐新设计使用这些产品。
评估套件 (2)
参考资料
-
Evaluating the AD9250/AD6673 Analog-to-Digital Converters10/11/2012WIKI
-
JESD204串行接口2/14/2015
-
利用GSPS DAC实现超宽带宽应用8/16/2016
工具及仿真模型
Virtual Eval - BETA
Virtual Eval是一款网络应用程序，可帮助设计人员评估ADC和DAC产品。 利用ADI公司服务器上的详细模型，Virtual Eval在几秒内可仿真关键部件的性能特征。 对工作条件（如输入音和外部抖动）以及器件特性（如增益或数字下变频）进行配置。 性能特征包括噪声、失真和分辨率、FFT、时序图、频率响应图等。
IBIS模型
设计工具
ADC Companion Transport Layer RTL Code Generator Tool (Rev. 1.0)
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
Visual Analog
对于正在选择或评估高速ADC的设计工程师，VisualAnalog™是一个将一组功能强大的仿真和数据分析工具与一个用户友好的图形界面集成在一起的软件包。
设计资源
ADI始终把满足您可靠性水平的产品放在首要位置。我们通过在所有产品、工艺设计和制造过程中引入高质量和可靠性检查实践这一承诺。发运的产品实现“零缺陷”始终是我们的目标。
| Part Number | Material Declaration | Reliability Data | Pin/Package Drawing | CAD Symbols, Footprints & 3D Models |
|---|---|---|---|---|
| AD6673BCPZ-250 | 材料声明 | 质量和可靠性 | 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) | |
| AD6673BCPZRL7-250 | 材料声明 | 质量和可靠性 | 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) | |
| Wafer Fabrication Data |
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