分析、优化和消除带VCO的锁相环在高达13.6 GHz处的整数边界杂散

锁相环 (PLL) 和压控振荡器 (VCO) 输出特定频率的RF信号,理想情况下此信号应当是输出中的唯一信号。但事实上,输出中存在干扰杂散信号和相位噪声。本文讨论最麻烦的杂散信号之一——整数边界杂散——的仿真与消除。

仅可工作在鉴频鉴相器参考频率整数倍的PLL和VCO组合 (PLL/VCO) 称为整数N分频PLL。具有更精细频率步进的PLL/VCO称为小数N分频PLL。小数N分频PLL/VCO灵活性更高,使用更广。小数N分频PLL能以参考速率调制PLL中的反馈路径,从而实现该目标。小数N分频PLL/VCO相比鉴相器参考频率虽然具有更为精细的频率步进,但它会产生称为整数边界杂散 (IBS) 的杂散输出。整数边界杂散发生在PLL鉴频鉴相器参考(或比较)频率 (fPFD) 的整数倍(1、2、3 … 20、21 …)之处。例如,假设fPFD = 100 MHz,则整数边界杂散将位于100 MHz、200 MHz、300 MHz … 2000 MHz、2100 MHz。在所需VCO输出信号为2001 MHz的系统中,IBS将位于2000 MHz——相比所需信号偏移1 MHz。由于PLL系统的有效采样,这种偏移1 MHz的IBS混叠至所需信号的两侧。因此,当所需输出为2001 MHz时,杂散信号将位于2000 MHz和2002 MHz。

整数边界杂散不受欢迎的两个主要原因:

  • 如果它们距离载波(期望信号)频偏小,则IBS功率会对相位噪声积分产生贡献。
  • 如果它们距离载波(期望信号)频偏大,则IBS将调制/解调相邻通道至目标通道,导致系统失真。

在某些系统中,高整数边界杂散会导致部分输出通道无法使用。如果某个系统在特定频谱带宽内有1000个通道,并且10% 通道内的杂散信号高于某个功率水平,那么这100个通道可能无法使用。在频谱带宽成本高昂的协议中,如果有10%的通道不可用,那么这将是一种浪费。

当整数边界离开目标输出频率而落在PLL带宽内的时候,整数边界杂散最强。也就是说,如果输出频率为2000.01 MHz,并且环路带宽为50 kHz,则IBS最大。随着输出频率远离整数边界,IBS功率也随之以可计算和可重复的形式下降。ADI公司的全新免费仿真器——ADIsimFrequencyPlanner™——采用这种可预测的特性来精确仿真整数边界杂散功率(及其它)。

图1显示了最差情况下的整数边界杂散功率,此时各输出频率范围为1900 MHz至2150 MHz(1 MHz步进频率)。可以看到,在2001 MHz时,最差情况IBS功率为 –70 dBc(载波功率以下70 dB)。在2000 MHz处没有IBS,因为输出频率落在整数边界上。IBS功率随着载波远离整数边界而下降,直到载波开始接近下一个整数边界。

落在两个整数边界(图1中的2049 MHz和2051 MHz)之间的一半处的杂散信号,属于二阶整数边界杂散。二阶整数边界杂散出现在整数边界之间的一半位置。通常情况下,二阶IBS比一阶IBS低10 dB至20 dB。ADIsimFrequencyPlanner可以仿真一阶、二阶、三阶、四阶和五阶整数边界杂散。

Figure 1
图1. 1900 MHz至2150 MHz范围内各输出频率的最差情况整数边界杂散功率(1 MHz频率步进;100 kHz环路带宽;HMC830)。

假设某个调制方案声明整数边界杂散功率高于 –80 dBc的通道不可用;那么,图1中大约有10% 的通道将不再可用。为了解决这个问题,ADIsimFrequencyPlanner可以优化PLL/VCO配置以便降低(并且在大多数情况下消除)整数边界杂散。前文提到整数边界杂散发生在PFD频率的整数倍之处,并且在靠近载波频率时最大。如果可以改变PFD频率,使PFD频率的整数倍落在足够大的载波频率偏移频率处,那么IBS功率将下降至不会产生问题的水平。这就是ADIsimFrequencyPlanner算法所做的事情——ADIsimFrequencyPlanner计算一阶到五阶整数边界杂散的相对功率,并找到最优解决方案,使VCO输出的整数边界杂散最低。

如何改变PFD频率?一般而言,在PLL/VCO系统中,PFD频率是固定的。然而,对于大部分可编程时钟分配源、PLL参考输入分频器和PLL小数N分频调制器架构来说,现在可以轻松改变每个输出通道的PFD频率了。

在推荐的解决方案中,我们采用新型时钟生成和分配芯片HMC7044。HMC7044具有14个超低噪声输出,每个输出均集成可编程分频器。通过将这些输出之一连接到PLL参考输入,然后对输出分频器按需进行编程,则参考频率阵列便可用于PLL。

HMC7044是时钟分配系统,可用于针对ADC、DAC和其它系统元件采用多种同步时钟的应用。无需那么多输出的较简单应用可以使用更为简单的替代方案,比如HMC832ADF4351——这两款器件均为集成式PLL和VCO芯片。

然后,在PLL参考输入端,参考输入分频器(R分频器)可按需编程,将可用参考频率阵列分为更大的PFD频率阵列(PFD频率是R分频器输出端的频率)。多亏了PLL内置的高阶小数N分频调制器,改变PFD频率不会妨碍得到所需的输出频率。此外,PLL的可编程电荷泵电流可用来补偿PFD频率的变化,因此可以保持恒定环路带宽。

Figure 2
图2. PFD频率选择框图。

示例:

fPFD (MHz)
N ICP fPFD × N = RFOUT (MHz)
注释
100 20.01 2.08 2001  IBS at ± 1 MHz
75 26.68 1.88 2001
 IBS at ± 24 MHz

其中:

ICP = 可编程电荷泵电流;
fPFD = PLL PFD频率;
N = PLL小数N分频值;
RFOUT = VCO输出频率/载波频率/目标信号

可编程电荷泵电流的变化方向与PFD频率相反——PFD频率增加则电荷泵电流下降。这是为了保持环路滤波器的动态恒定。

使用ADIsimFrequencyPlanner时,用户输入所需的输出频率范围、步进大小、PFD频率和参考频率限制条件,以及环路滤波器参数。用户还可选择可用的时钟发生器输出分频器和PLL参考输入分频器。随后,ADIsimFrequencyPlanner逐一对目标频率进行分析,并根据可用PFD频率阵列计算最优PFD频率。然后,ADIsimFrequencyPlanner将所需的分频器设置和电荷泵电流返回至用户。数据可轻松导出至查找表中,供最终应用的固件读取,然后相应编程HMC7044和PLL/VCO。ADIsimFrequencyPlanner还可生成一系列照片,向用户显示发生了什么。

在图3中,用户使用了与图1相同的配置,不同的是这次PFD频率通过改变HMC7044输出分频器和PLL参考输入分频器而优化。未优化的仿真如图中灰色部分所示,供对比。

Figure 3
图3. 与图1相同的输出配置,不过这次优化了PFD频率。

由图3可见,在输出范围内(1900 MHz至2150 MHz,1 MHz步进),所有整数边界杂散现在都低于 –95 dBc。这表示性能有了大幅提升,并且目标输出有极高的百分比具有相同的高质量。

将ADIsimFrequencyPlanner应用到宽带VCO

在测量ADIsimFrequencyPlanner精度和有效性的实验中,将部分ADI高性能器件放在一起,并在实验室中进行评估。该实验需要用到下列器件:

  • HMC7044 clock generation and distribution:

    • 高达3.2 GHz输出。
    • J符合JESD204B标准。
    • 超低噪声(抖动低于50 fs,12 kHz至20 MHz)。
    • –142 dBc/Hz(偏移983.04 MHz输出800 kHz)。
    • 6个可编程输出。
  • 集成式PLL和VCO ADF5355
    • RF输入高达8 GHz。
    • 100 MHz最大PFD频率。
    • –233 dBc/Hz归一化相位噪底。
  • 超低噪声PLL HMC704
    • RF输入高达8 GHz。
    • 100 MHz最大PFD频率。
    • –233 dBc/Hz归一化相位噪底。

虽然ADF5355内部集成PLL,但是使用HMC704从外部锁定ADF5355 VCO。这样做有两个主要好处:

  1. 总相位噪声得益于ADF5355业界领先的VCO相位噪声性能,以及得益于HMC704业界领先的PLL相位噪声性能。
  2. 隔离VCO和PLL可减少干扰信号耦合,从而降低杂散信号的功率。

ADIsimFrequencyPlanner用来优化4800 MHz至6300 MHz范围的输出,步进为250 kHz(6000次步进)。在每个步进处,最优分频器设置(因而PFD频率也最优)和电荷泵电流编程至HMC7044、ADF5355和HMC704。一旦器件编程并产生步进,频谱分析仪便测量载波功率、一阶和二阶整数边界杂散的功率。频谱分析仪采用极为狭窄的频率范围和分辨率带宽——即便如此,在大部分通道中仅测量噪声,因为整数边界杂散功率低于仪器的噪底。

以下测量为PFD频率限制在60 MHz至100 MHz范围内的时候测得。环路带宽和相位裕量分别为17 kHz和49.6°。

图4显示了HMC7044、ADF5355和HMC704解决方案的测量和仿真结果。

  • 仿真和测量6000个输出通道。
  • 大部分整数边界杂散都在 –120 dBc附近仿真。这低于频谱分析仪的噪底,因而仅测量噪声。
  • 大部分频率的杂散低于 –100 dBc!典型要求是 –70 dBc至 –80 dBc。
  • 优化不改进IBS的唯一区域是低于2 MHz宽的部分,并且发生在2 × HMC7044主机时钟处——在该频率下,没有任何分频器组合可以改善IBS性能。下文提供替代解决方案。
Figure 4
图4. HMC7044、ADF5355和HMC704的测量与仿真结果。注意ADIsimFrequencyPlanner正确仿真了不可优化的较窄频率范围。在其它大部分频率处,测量受限于频谱分析仪的噪底。

只有在一个非常窄的频率范围内,优化PFD频率才无法改善IBS性能。该频率范围是系统主时钟的两倍(本例中为2949.12 MHz × 2 = 5898.24 MHz)。在此频率下,如果应用可行的话,建议将载波频率转换至附近更为干净的频率,然后将基带频率转换至数字 (NCO) 以补偿。例如,载波频率偏移2 MHz,然后将数字基带频率偏移2 MHz以补偿。此外,如果系统可行的话,可改变主机时钟频率,创造干净的输出频率。

如果采用上述较为简单的解决方案(使用HMC832或ADF4351而非HMC7044),那么就不会产生任何有问题的频率!

由图4可以看出,ADIsimFrequencyPlanner可以:

  • 精确仿真整数边界杂散。
  • 成功优化参考源和PLL/VCO系统,以便实现出色的整数边界杂散性能。
  • 这样可以在某个范围内使更多通道可用,从而提升昂贵频谱的成本价值。
  • 快速仿真宽频率范围。如进行手动处理的话,可能需要数天或数周。上文中的6000个步进在ADIsimFrequencyPlanner中处理只需花不到1分钟的时间。

资源

ADF5355.

ADIsimFrequency Planner.

HMC704.

HMC7044.

致谢

Mark Cloutier, ADI RF和微波部门高级科学家。Don Young,ADI RF和微波部门应用经理。

作者

Robert Brennan

Robert Brennan

Robert Brennan毕业于爱尔兰利默里克大学,拥有电子工程学士学位,并于2010年加入ADI公司。他在ADI公司利默里克办公室担任了数年RF应用工程师,之后重新分配到美国办公室,目前担任RF和微波部的营销工程师,工作地点在马萨诸塞州。他主要研究PLL、VCO和集成式PLL/VCO。Robert目前正在塔夫茨大学攻读工程管理硕士学位。