CN0242: バンドパス・アンチエイリアシング・フィルタ付き高性能、高IF、75MHz 帯域、14 ビット、250MSPS レシーバ・フロント・エンド

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回路の説明

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回路の機能とその利点
  • 14-bit, 250MSPS Receiver Front End
  • Bandpass antialiasing filter
  • Digitally controlled VGA
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回路の機能とその利点

図 1 に示す回路は広ダイナミック・レンジ、高速、デジタル 制御可変ゲイン・アンプ(VGA)の ADL5202と14 ビット、 250 MSPS デュアル・A/D コンバータ(ADC)の AD9643を ベースにした75 MHz 帯域レシーバ・フロント・エンドです。

5 次バターワース・アンチエイリアシング(折返し誤差防 止)・フィルタはアンプとADC の性能とインターフェースの 条件に基づいて最適化されています。フィルタ回路、その他の抵抗性部品による全挿入損失は約2.3 dB です。バンドパス・フィルタを含む回路全体の1 dB 帯域 幅は75 MHz(145 MHz ~ 220 MHz)で、3 dB 帯域幅は 110 MHz(120 MHz ~ 230 MHz)です。通過帯域の平坦度は 1 dB です。

回路は中心周波数182.5 MHz の75 MHz 帯域IF 信号(第2 ナ イキスト領域)をサンプリング・レート245.76 MSPS で処理 できるように最適化されています。182.5 MHz のアナログ入 力で、75 MHz 帯域全体で測定した信号対ノイズ比(SNR) と スプリアスフリー・ダイナミック・レンジ(SFDR)はそ れぞれ68.4 dBFS と80.7 dBc です。

図 1. クワッドIF レシーバの1 チャンネル(簡略化した回路:接続及びデカップリングのすべては示されていません)、ゲイン、損失、10MHz で測定した信号レベル

回路の説明

図 1の回路はシングル・エンド入力を受信し、それを広帯域幅(5 MHz~300 MHz)トランスM/A-COM TC3-1T+ 1:3(Z)を使用して差動入力に変換します。6.0GHz差動アンプ ADL5202は差動入力インピーダンスが150 Ωで、3種類の異なる差動ゲイン設定で動作します:0 dB、10 dB、20 dB。

ADL5202 AD9643の理想的なドライバで、バンドパス・フィルタの通過とADCへの入力が完全に差動構成になっているので、優れた高周波数コモン・モード除去が得られると共に2次歪を最小限にできます。ADL5202はゲインを−11.5 dB から+20 dB までの範囲を0.5 dB ステップで設定する事ができます。回路ではADL5202 と AD9643が高性能を示すように3種類のゲイン設定を使用します。

フィルタ回路の挿入損失は約2.3 dBですが、ADL5202を2.3 dB以上のゲイン値に設定して、アンプのゲインをこの損失を補償するために使用する事ができます。ゲインは又アンプからのノイズの影響を最小限にします。

アンチエイリアシング・フィルタは標準フィルタ設計プログラムを使用して設計した5次バターワース・バンドパス・フィルタです(この場合はアジレント社のAdvanced Design System [ADS] )。バターワース・フィルタは通過帯域が平坦な周波数特性の為に選択しました。他のフィルタ設計プログラムはNuhertz Technologies社又はQuite Universal Circuit Simulator (Qucs)Simulation から入手できます。

最高性能を得るために、ADL5202 に150 Ωの正味差動負荷をかけてください。インダクタ1μHはADL5202の出力段にバイアスを供給しますが、直列コンデンサはこのアンプ出力のこのバイアス電圧からフィルタとADCを絶縁します。ADL5202の出力負荷はフィルタの入力/出力の終端抵抗とADC抵抗とADC入力での直列ダンピング抵抗との組み合わせからなり約145 Ωのインピーダンスです。ADC入力と直列の20 Ω抵抗は内部スイッチング・トランジェントをフィルタとアンプからアイソレーションします。ADCと並列に接続した2つの抵抗162 ΩはADCの入力インピーダンスを低下させ、性能をより予測可能にします。

AD9643の差動入力インピーダンスは約 3 kΩで2.2 pFが並列になります。このタイプのスイッチド・キャパシタ入力ADCの場合、実数成分と虚数成分は入力周波数の関数です;アプリケーション・ノート AN-742に解析が載っています。

5次バターワース・フィルタは信号源インピーダンス100 Ω、負荷インピーダンス293 Ω、1 dB帯域幅75 MHz、3 dB帯域幅110 MHzの条件で設計しました。フィルタの最終的な回路値を図 2に示します。フィルタの受動部品に選択した値はプログラムで作成した値に最も近い標準値です。ADCの内部コンデンサ2.2 pFをフィルタ回路の最終シャント・キャパシタンスの一部として使いました。このADC入力のシャント・キャパシタンスはADC入力サンプリング回路からのキックバック・チャージ電流を減少させるのに役立ち、フィルタ特性を最適化します。

図 2. ZS = 100 Ω、 ZL = 293 Ω、 fC = 182.5 MHzの5次差動バターワース・フィルタの最終設計値

表1はシステムの実測性能の一覧です。ここで3 dB帯域幅は110 MHzです。回路の全挿入損失は約2.3 dBです。


表1回路の実測性能

性能仕様@ 1.75 V p-p FS 最終結果
カットオフ周波数 fLOW (-1 dB) 145 MHz
カットオフ周波数 fHIGH (-1 dB) 220 MHz
カットオフ周波数 fLOW (-3 dB) 120 MHz
通過帯域平坦度 (10 MHz to 190 MHz) 1dB
SNR FS at 140 MHz 68.4 dBFS
SFDR at 140 MHz 80.7 dBc
H2/H3 at 140MHz 80.7 dBc/ 84.5 dBc
Overall Gain at 182.5 MHz ( ADL5202 Gain = 20 dB) 21.8 dB
Input Drive at 182.5 MHz -13.0 dBm

最終的なフィルタ回路の応答帯域幅を図 3に示し、SNR とSFDRを図 4 と 図 5に示します。

図 3. アナログ入力周波数対 通過帯域平坦性能
図 4. アナログ入力周波数対 SFDR性能(0 dBゲイン、 10 dB ゲイン、20 dB ゲイン)
図 5. アナログ入力周波数対 SNR性能(0 dBゲイン、10 dB ゲイン、 20 dB ゲイン)

フィルタとインターフェースの設計手順

このセクションではフィルタを含むアンプ/ADC インターフェースの設計の一般的な方法を紹介します。最適な性能 (帯域幅、SNR、SFDR, etc.)を実現するためには、回路は下記に示すようにアンプやADCによる設計上の制約があります。

  • アンプに接続される負荷は最適な性能を得るためにデータシートに推奨されている正しいDC負荷にする必要があります。
  • アンプ出力を適切にバイアスするために電源とアンプの間にDCバイアス・インダクタを接続する必要があります。
  • ADCの入力信号は外付け並列抵抗によって低減する必要があります。そしてADCをフィルタからアイソレーションするために正確な直列抵抗を接続する必要があります。この直列抵抗は又ピーキングを低減します。

この設計方法では、ほとんどの高速ADCの相対的に高い入力インピーダンスと駆動源(アンプ)の相対的に低いインピーダンスが活用されフィルタの挿入損失が最小限になります。

設計手順の詳細は CN-0227回路ノート、回路ノート、 CN-0279回路ノートに載っています。

回路の最適化技術とトレードオフ

このインターフェース回路の中のパラメータは非常に相互に影響します;従ってすべての主な仕様(帯域幅、帯域の平坦度、S/N比、SFDR、ゲインなど)について回路を最適化する事はほとんど不可能です。しかし(帯域応答でしばしば起こる)ピーキングは駆動アンプの出力直列抵抗を(低インピーダンス出力用に)変更するか、あるいはADC入力に直列に接続した抵抗(図 1の回路の20 Ω)を変更する事により最小にできます。

ADC内の内部サンプリング容量からの残留チャージ・インジェクションによって生じる歪を最小限にするようにADC入力の直列抵抗を選択してください。この抵抗を大きくすると帯域幅ピーキングも小さくなります。

しかしADCの入力直列抵抗を大きくすると信号減衰も大きくなるので、アンプはADCの入力範囲を満たすためにより大きな信号を駆動しなければなりません。

通過帯域の平坦度を最適化するもう1つの方法はフィルタのシャント・キャパシタンスをわずかに修正する事です。

ADCの入力終端抵抗(図 1の回路の364 Ω)は通常正味のADC の入力インピーダンスが200 Ω ~ 400 Ω.になるように選択する必要があります。それをこの範囲に収めるとADCの入力容量の影響が小さくなり、フィルタ回路が安定になりますが回路の挿入損失は大きくなります。値を大きくする事によりピーキングも小さくなります。

これらのトレードオフのバランスを取ることは多少難しい面があります。この設計では各パラメータは同じ重みづけになっています;すなわち、選択した値は全回路特性のためのインターフェース性能の代表値です。別の回路設計ではシステムの要求に応じ、SFDR、SNR又は入力駆動レベルを最適化するために異なる値を選ぶ事ができます。

この回路のSFDR性能は2つの要素で決定します:図 1に示すようなアンプとADCのインターフェース部品の値。表1 と 図 4に示した最終的なSFDC性能の数字はボードの寄生容量やフィルタ回路に使用する非理想的な部品を計算にいれフィルタ設計を最適化した後に得られました。

この特定の回路で行うことのできる他のトレードオフはADCフルスケール範囲の設定です。フルスケールADC差動入力電圧は1.75 V p-pに設定しましたが、それはこの回路で得られるデータのSFDRを最適化します。フルスケール入力範囲を2.0 V p-pに変更するとSNRがわずかに改善しますがSFDR性能がわずかに悪化します。フルスケール入力範囲を反対方向に変更して1.5 V p-pにするとSFDRがわずかに改善しますがSNR性能が多少悪化します。

この特定の回路で行うことのできる他のトレードオフはADCフルスケール範囲の設定です。フルスケールADC差動入力電圧は1.75 V p-pに設定しましたが、それはこの回路で得られるデータのSFDRを最適化します。フルスケール入力範囲を2.0 V p-pに変更するとSNRがわずかに改善しますがSFDR性能がわずかに悪化します。フルスケール入力範囲を反対方向に変更して1.5 V p-pにするとSFDRがわずかに改善しますがSNR性能が多少悪化します。

受動部品とPCボードの寄生容量に関する考察

この回路あるいはどのような高速回路の性能も適切なプリント基板(PCB)レイアウトに大きく依存します。PCBレイアウトには電源バイパス、(必要に応じて)管理されたインピーダンス・ライン、部品配置、信号配線、電源、グラウンド・プレーンが含まれます(しかし限定はされません)。高速のADCやアンプのPCBレイアウトに関する詳細は MT-031 MT-101 を参照してください。

フィルタの受動部品には寄生容量の少ない表面実装型のコンデンサ、インダクタ、抵抗を使用してください。インダクタはコイルクラフト社の0603CSシリーズから選択しました。フィルタの表面実装型コンデンサには安定性と精度を考慮し5%, C0G, 0402タイプを使用しています。

回路、部品表、PCBレイアウトを含むシステムの完全な資料は CN-0242 Design Support Package に載っています。

バリエーション回路

より低い帯域で、より低電力のアプリケーションには差動アンプADL5562が使用できます。ADL5562 の帯域は3.3 GHzです。さらに低い電力、低帯域にはADA4950-1が使用できます。このデバイスは帯域が1GHで、消費電流はわずか10mAです。

回路評価とテスト

この回路は改良型回路ボード AD9643-250EBZとFPGAをベースにしたデータ取り込みボード HSC-ADC-EVALCZを使用します。2つのボードには、速やかな設定と回路性能の評価を可能にする接続用高速コネクタがあります。このノートに記述されているように改良型 AD9643-250EBZボードには評価対象の回路が含まれています。そして適切にADCを制御しデータを取り込むためにデータ・キャプチャ・ボード HSC-ADC-EVALCZがビジュアル・アナログ評価ソフトウェアとSPIコントロール・ソフトウェアと共に使用されます。改良型AD9643-250EBZ ボードの回路、部品表、レイアウト・ファイルについては UG-293をご覧ください。標準のAD9643-250EBZボードに施された改良点はCN-0242 Design Support Packageの中のreadme.txt ファイルに述べられています。アプリケーション・ノートAN-835(和文Rev.0/最新版は英文をご覧ください)にこの回路ノートに記述されているテストを動作させるためのハードウェアとソフトウェアのセットアップ方法に関する完全な詳細が含まれています。

この回路に使用されている製品&サンプル:

製品 概要 サンプルが入手可能な製品
AD9643 A/Dコンバータ、14ビット、170/210/250MSPS、デュアル、1.8V

To obtain samples of this part, please contact ADI

ADL5202 プログラマブルVGA(可変ゲイン・アンプ)、31.5dBのゲイン範囲、0.5dBゲイン・ステップ・サイズ

To obtain samples of this part, please contact ADI

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