MAX9489/MAX9471マルチ出力クロックジェネレータを使用した統合クロックソースのためのソリューション

要約

統合マルチ出力クロックジェネレータの使用には、標準的な｢ローカル｣クロックソリューションと比較して数多くの優位性があります。このアプリケーションノートでは、MAX9489やMAX9471などの中央集中型クロックジェネレータが持つ、システムコストの削減、良好な信号の完全性、および干渉の排除に関する優位性について解説します。中央のクロックソースを使用する上でいくつかの基本的な設計上の難題を克服する方法を示すボード設計についても取り上げます。

MAX9489/MAX9471は、マルチ出力のクロックジェネレータです。MAX9489は、SOHOルータおよびネットワーク機器アプリケーション向けに設計されており、MAX9471はコンシューマエレクトロニクス向けです。

標準的な｢ローカル｣クロックソリューションと比較して、中央集中型クロックジェネレータには、複数のポートとモジュールを持つアプリケーションに適する数多くの優位性があります。

マルチ出力クロックジェネレータを使用して設計を行う場合は、実用的な考慮が必要になります。以下で示すガイドラインは、適切に設計された中央集中型クロックソースによって、信号の劣化が最小限に抑えられ、ノイズ干渉が防止され、システムコストが削減されることを示しています。それらのアプリケーションをブロック図で示します。

中央集中型クロックジェネレータのアプリケーション優位性

今日のネットワークルータ/スイッチシステムには、ますます多くのインタフェースポートやモジュールのサポートが要求されています。通常は個々のポートやモジュールがリファレンスクロックを必要とし、一般的にはそのポートまたはモジュールに割り当てられたローカルの水晶または水晶発振器によってクロックが生成されます。ポートやモジュールの数が増えると、リファレンスクロック生成のためのコストが上昇します。また、そうしたローカルクロックソリューションでは、テスト、インタフェースのパワーマネージメント、およびポートやモジュールのアップグレード/ダウングレードのために、システムでリファレンスクロックを再設定するのが困難です。この設計上の難題は、セットトップボックスやディジタルTVアプリケーションに該当します。

中央集中型クロックジェネレータの使用は新しいものではなく、すべてのPCマザーボードで使用されて来ました。たとえばセットトップボックスの設計では、11種類以上のインタフェースとモジュールがそれぞれ異なるクロックを必要とします。リファレンスクロックをローカルで提供する代わりに、ルータやセットトップボックスに必要なすべてのクロックをMAX9489で生成することができます。MAX9489やMAX9471のような統合マルチ出力クロックジェネレータを使用することによって、システムコストが減少し、設計によってシステムを制御する能力が増大します。

MAX9489は15のLVCMOS設定可能なクロック出力を備えており、イーサネット、PCI、メモリ、およびMCU用の10種類の周波数からそれぞれのクロック出力を選択することができます。MAX9489では、I²Cを通して個々のクロック出力を独立して制御可能です。また、MAX9489のクロック出力周波数は5%または10%上下に変化させることが可能で、システムのオーバドライブまたはアンダードライブテストが容易です。MAX9489を使用したルータとMAX9471を使用したセットトップボックスのシステムブロック図を、それぞれ図1および2に示します。

図1. SOHOルータのシステムブロック図

図2. セットトップボックスのシステムブロック図

ボード設計のガイドライン

統合クロックジェネレータを使用する場合、信号の完全性を劣化させることなくボード全体にクロックを供給するという難問が伴います。通常、クロックトレースの長さは3インチ～9インチの範囲になります。それらのトレース長の場合、マザーボード設計の慣行に従うことによって、LVCMOS信号を最高150MHzの周波数で動作させることが可能です。ただし、ボード設計に特別な配慮が必要になります。実施するために2つの課題があり、長いPCBトレースに起因する立上り/立下り時間の劣化を最小限に抑えることと、同じボード上の他のソースからのノイズ干渉の結合を防止することが必要です。

信号劣化の最小化

立上り/立下り時間の劣化を低減するために、多くの場合50Ωのトレースが使用され、CLK出力端子とトレースの間に25Ω～33Ωの抵抗Rsが挿入されます。ドライバのプルアップおよびブルダウントランジスタのインピーダンスが約20Ωであることから、Rsの挿入によってLVCMOSドライバの総出力インピーダンスが50Ωのトレースと整合することになります。駆動回路の回路図を図3に示します。

図3. LVCMOS出力の駆動回路

KとLの長さを、次の表1に示します。

Table 1. LVCMOS Clock Trace Lengths
	K	L
33MHzでのトレース長	0.1~1.0インチ	2~13インチ
100MHzでのトレース長	0.1~1.0インチ	2~9インチ

Kインチのトレースで抵抗RsをLVCMOS出力端子に接続してください。KとRsの最適値は、実験またはシミュレーションによって決定することができます。これらの値は、ドライバの出力インピーダンス、トレースのインピーダンスと長さ、寄生成分、および終端インピーダンスの関数になります。出力端子から終端までが2インチ未満の場合、Rsは不要です。クロック周波数が100MHzを超える場合は、クロックトレース長をさらに短くする必要があります。トレースの整合によって信号の完全性が改善することを示すため、MAX9489の出力の1つから100MHzのクロックを取り出して、5インチ50Ωのトレースを通して出力します。図4に、このトレース上の様々な位置で収集した信号波形を示します。