MAX3620

高速クロック分配システム用ディレイライン

データシート (Rev. 0)
利用上の注意

本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」（リビジョン0）で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」（Rev.J）と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。

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製品情報

  • HSTLソース終端ラインをサポート
  • 全受動素子による設計
  • 100Ωの差動および50Ωのシングルエンド伝送ラインとコンパチブル
  • 3mm x 3mmの小型パッケージ

    • MAX3620シリーズは、QDR/QDRII同期メモリシステム用の高性能受動ディレイラインファミリです。これらのディレイラインは、未終端負荷のレシーバに対して高速トランシーバロジック(HSTL)によるソース終端伝送をサポートし、1/4クロック位相の生成用に0.75ns、1.00ns、1.25ns、および1.50nsの高精度な遅延を行います。MAX3620は、差動またはシングルエンドで駆動可能な長さが等しい2つの遅延ラインを備える3mm x 3mmの小型パッケージで提供されます。

    アプリケーション

    • マルチフェーズクロック生成
    • QDR/QDRIIメモリシステム
    MAX3620
    高速クロック分配システム用ディレイライン
    MAX3620：標準動作回路
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