製品概要

機能と利点

  • デュアル DPLL は 1 Hz 〜 750 MHz の物理層クロックを同期し、ノイズの多いリファレンスのジッタ・クリーニングで周波数を変換
  • ITU-T G.8262 および Telcordia GR-253 に準拠
  • Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824、および G.825 をサポート
  • 最小 50 ppb の周波数偏差の連続周波数監視とリファレンス検証
  • DPLL はいずれも 24 ビット・プログラマブル係数による 24 ビット・フラクショナル分周器を実装
  • プログラマブルなデジタル・ループ・フィルタ帯域幅:10−4 Hz ~ 1850 Hz
  • 遅延なし、ヒットレス、または位相ビルドアウト動作を提供する自動および手動のホールドオーバーおよびリファレンス・スイッチオーバー
  • 手動、自動復帰、自動非復帰モードをサポートしたプログラマブルな優先度ベースのリファレンス・スイッチング
  • 各ペアが差動 LVDS/HCSL/CML または 2 つのシングルエンド出力(1 Hz ~ 500 MHz)として使用可能な 5 ペアのクロック出力ピン
  • 2 つの差動入力リファレンスまたは 4 つのシングルエンドの入力リファレンス
  • クロス・ポイント・マルチプレクサはリファレンス入力を PLL に相互接続
  • 埋め込み(変調)入出力クロック信号をサポート
  • 高速 DPLL ロック・モード
  • 水晶発振器の低位相ノイズに TCXO または OCXO の周波数の安定性と精度を組み合わせる内部機能を実現
  • 自律初期化における外部 EEPROM のサポート
  • 内部レギュレータによる 1.8 V の単電源動作
  • 内蔵の温度モニタ/アラームと温度補償により、遅延ゼロの優れた性能を実現

製品概要

AD9544 の 10 のクロック出力は、最大 4 つの入力リファレンスのいずれか 1 つに同期しています。デジタル位相ロック・ループ(DPLL)は、外部リファレンスに関連するタイミング・ジッタを低減します。デジタル制御されたループおよびホールドオーバー回路は、すべてのリファレンス入力が失われても、ジッタの少ない出力信号を連続生成します。

AD9544 は、48 ピン LFCSP(7 mm × 7 mm)パッケージで提供され、−40 °C ~ +85 °C の温度範囲で動作します。

このデータシートでは、SDO/M5 などの複数機能を持つピンは、全機能を表すピン名で表記するか、あるいは特定の機能のみが該当するところでは M5 のようにピンの 1 つの機能で表記しています。

アプリケーション

  • SyncE および GPS 同期、ジッタ・クリーンアップ
  • 光伝送網(OTN)、SDH、マクロ・セルおよびスモール・セル基地局
  • ジッタ・クリーニングによる OTN マッピング/デマッピング
  • ベースバンドおよび無線を含む小型基地局のクロック
  • Stratum 2、Stratum 3e、Stratum 3 のホールドオーバー、ジッタ・クリーンアップ、および位相トランジェント制御
  • A/D コンバータ(ADC)および D/A コンバータ(DAC)のクロック駆動における JESD204B のサポート
  • ケーブル・インフラストラクチャ
  • キャリア・イーサネット

製品ライフサイクル icon-recommended 新規設計にお薦めします

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評価キット (1)

ツール

IBIS Models

設計リソース

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