AD800

AD800は、2次フェーズ・ロック・ループ・アーキテクチャを使ってクロックのリカバリとNRZ（非ゼロ復帰）データのリタイミングを行います。このアーキテクチャは、20～160Mbpsのデータレートに対応します。AD800は、標準の通信ビット・レートで動作するよう定義されています。AD800-45とAD800-52は、それぞれ45Mbps DS-3、52Mbps STS-1に対応します。

他のPLL（フェーズ・ロック・ループ）ベースのクロック・リカバリ回路とは違って、AD800はプリアンブルまたは外部VCXOがなくても入力データをロックできます。この回路は、2つの制御ループを使用して周波数とフェーズ・ロックを取得します。周波数取得制御ループが、最初に入力データのクロック周波数を取得します。次に、フェーズ・ロック・ループが入力データの位相を取得して、出力信号の位相が出力データの位相の変化をトラッキングします。回路のループ・ダンピングは、ユーザの選択したコンデンサの値によって決まります。これによってジッタのピークと性能が決定され、アクイジション・タイムを定義します。ダンピング・ファクタ5を使用する場合、デバイスのジッタ・ピークは0.08dBになり、4×10⁵ビット期間内でランダム・データまたはスクランブルされたデータのロックを取得します。

周波数検出器は、アクイジション・プロセス中に、デバイスがまだ入力データをロックしていないことを示す周波数取得（FRAC）信号を送信します。この信号は、入力データとシンセサイズド・クロック信号間のサイクル・スリップ発生ポイントで生じる一連のパルスです。回路が周波数ロックを取得すると、FRACの出力時にパルスが発生しません。

デバイスは適正にトリムされたVCOを内蔵しているため、中央周波数を設定する外部コンポーネントが不要になり、また、このようなコンポーネントのトリミングも不要になります。入力データがない場合、VCOはデバイスの中央周波数の±20％内でクロックを出力します。

特許取得済みの高性能位相検出器を使用するAD800では、パターン・ジッタはほとんど発生しません。全ループ・ジッタは20p-pです。ジッタ帯域幅は、マスク・プログラマブルな分数ループ帯域幅によって決定されます。90Mbps未満のビット・レート用に使用するAD800は、中央周波数の0.1％の公称ループ帯域幅に対応します。

AD800は、＋5Vまたは－5.2Vの単電源で動作します。