无线基础设施

本电路提供一种高性能、双通道IF采样接收机；在基站术语中，它也称为主接收机和分集接收机。该下变频接收机使用153.6 MHz的单IF频率，内置一个双通道下变频混频器、数字控制双通道VGA、双通道ADC和时钟频率合成器。该电路接受RF波形输入，输出两路14位分辨率数字数据流。它针对高频IF采样进行了优化，提供79.61 dBc的出色无杂散动态范围(SFDR)性能，高增益设置时采样速率为122.88 MSPS。

该电路是低噪声微波小数N分频PLL的完整实现方案，以 adf4156 作为核心的小数N分频PLL器件。使用adf5001 外部预分频器将PLL频率范围扩展至18 GHz。采用具有适当偏置和滤波的超低噪声op184 运算放大器驱动微波VCO，在12 GHz下可实现完全低噪声PLL，经测量积分相位噪声为0.35 ps rms。该功能通常用于产生本振频率(LO)，适用于微波点对点系统、测试与测量设备、汽车雷达等应用和军事应用。

图1中所示电路可产生高压信号，用于控制BST（钛酸钡锶）电容的电容量。只需向正确的端子施加0 V与30 V的电压，便可改变BST电容量。这样，电介质厚度改变，因此电容量改变。BST常用于调谐天线阵列和可调滤波器。尤其对于这些调谐应用具有明显优势，例如，补偿组件容差误差、精密调谐滤波器截止频率或者针对可调天线进行网络阻抗匹配。

此类应用需要一个方便、紧凑、低成本的电路来产生高压电源，仅为了该功能添加独立电源通常并不实用。图1中的电路采用ADP1613 升压转换器和AD5504 30 V/60 V DAC便满足了上述要求。升压调节器电路的总电路板面积仅为43 mm2。ADP1613提供8引脚MSOP封装，AD5504提供16引脚TSSOP封装。

升压电路也可用于LED驱动器应用，以及在光学通信系统中提供接收机偏置电压。

标准的单通道直接数字频率合成器(DDS)不会以相位相干形式在不同频率之间切换。根据设计，DDS频率转换具有“相位连续性”（如图2所示）。不过，图1所示电路展示了如何配置AD9958/AD9959 多通道DDS，通过叠加多通道DDS输出实现稳定的相位相干FSK（频移键控）调制器。

对于相同应用，与同步多个单通道器件相比，多通道DDS几乎完全消除了通道间温度和时序问题。例如，多通道DDS输出尽管相互独立，但可共用芯片的同一系统时钟边沿。因此，与集成多通道DDS相比，多个芯片上的系统时钟边沿对温度和电源偏差的追踪性能要略差。总体来看，多通道DDS更适合在叠加输出端产生较理想的相位相干频率转换。

该电路使用 ADL5902 TruPwr™ 检波器测量RF信号的均方根信号强度，信号波峰因素（峰值均值比）在约65 dB的动态范围内变化，工作频率为50 MHz至9 GHz。

测量结果在12位ADC(AD7466)输出端以串行数据形式提供。在数字域中针对环境温度执行简单的4点系统校准。

RF检波器与ADC之间的接口很简单，由两个信号调整电阻组成，无有源元件。此外，ADL5902内部2.3 V基准电压为微功耗ADC提供电源和基准电压。AD7466无流水线延迟，可作为只读SAR ADC。

整个电路实现了约±0.5 dB的温度稳定性。

显示的数据是针对在−40°C至+85°C温度范围内工作的两个器件。

图1所示电路采用 ADL5535/ ADL5536 单端中频(IF)低噪声50 Ω增益模块驱动16位差分输入模数转换器(ADC) AD9268 。该电路包括一个级间带通滤波器，用于降低噪声和抗混叠。单端IF增益级后接一个变压器，用于执行单端至差分转换。对于要求低噪声和低失真的应用，这是最优解决方案。

ADL5535/ADL5536是高线性度（190 MHz时，三阶输出截取点OIP3 = +45 dBm）、单端、固定增益放大器，可以用作高性能IF采样ADC的驱动器。ADL5535提供16 dB的增益，能够轻松地将信号从约400 mV p-p提升到ADC所需的2 V p-p满量程电平。ADL5535的低噪声系数（190 MHz时为3.2 dB）和低失真特性确保ADC性能不受影响。当需要20 dB的增益时，可以使用ADL5536。

该电路是灵活的频率捷变中频至基带接收机。中频和基带上的可变增益用于调整信号电平。 ADRF6510 基带ADC驱动器还包括可编程低通滤波器，可消除通道外阻塞和噪声。

此滤波器的带宽可随着输入信号带宽变化而动态地调节。这样可以确保由本电路驱动的ADC的可用动态范围得到充分使用。

电路内核是IQ解调器。ADL5387 基于2×LO的相位分离架构支持宽频率范围工作。精确的正交平衡和低输出直流失调确保了对误差矢量幅度(EVM)的影响极小。

本电路内所有元件间的接口均采用全差分式。如果不同级间需要直流耦合，相邻级的偏置电平彼此兼容。

The circuit shown in Figure 1 is an RF power measurement circuit that accurately measures the power from an RF signal source within a frequency range of 9 kHz to 6 GHz, and has a nominal input power range of 45 dBm (−30 dBm to +15 dBm).

A simple calibration routine can be performed at multiple frequencies to compensate for any frequency response variation of the circuit. Calibration data is stored in a lookup table, which is referenced during the RF power measurement.

图1所示电路是一个真RMS响应功率检波器，采用可变增益放大器(VGA)和RMS响应功率检波器提供数值大约为95 dB的极宽检波范围。RMS检波器在很多应用中都十分有用，比如要求对信号功率进行精确测量的接收器和发射器。由于本电路测量RMS功率，因此适合用于具有不同波峰因素的系统中。这类系统的示例有：GSM/EDGE 、CDMA、WCDMA、TD-SCDMA和LTE无线基站，以及任何使用QAM调制的系统。

ADL5902 RMS检波器的检测范围为65 dB，通过加入线性AD8368 VGA可扩展至95 dB。ADL5902TADJ功能用于提供整个电路的温度稳定性。在VGA之间放置S AW滤波器，减少噪声的同时增加灵敏度。这样还会缩小电路的频率范围以及S AW滤波器的通带范围。

本电路是灵活的频率捷变直接变频中频至基带接收机，其5 dB固定转换增益可降低级联噪声系数。可变基带增益用来调节信号电平。基带ADC驱动器还包括可编程低通滤波器，可消除通道外阻塞和噪声。

此滤波器的带宽可随着输入信号带宽变化而动态地调节。这样可以确保由本电路驱动的ADC的可用动态范围得到充分使用。

本电路的核心部分是一个集成式IQ解调器，由小数N分频PLL和VCO组成。由于仅有一个(可变)参考频率，PLL/VCO可提供范围为750 MHz至1150 MHz的本振(LO)信号。精确的正交平衡和低输出直流失调确保了对误差矢量幅度(EVM)的影响极小。

本电路内所有元件间的接口均采用全差分式。如果不同级间需要直流耦合，相邻级的偏置电平彼此兼容。

图1所示电路是基于超高动态范围差分放大器驱动器ADL5565和11位、200 MSPS四通道中频接收机AD6657A的65 MHz带宽接收机前端。

四阶巴特沃兹抗混叠滤波器基于放大器和中频接收机的性能和接口要求而优化。由滤波器网络和其他阻性元件引起的总插入损耗仅为2.0 dB。总体电路带宽为65 MHz，低通滤波器在190 MHz下具有1 dB带宽，在210 MHz下具有3 dB带宽。通带平坦度为1dB。

该电路专为处理以140 MHz为中心、采样速率为184.32 MSPS的65 MHz带宽中频信号而优化。在65 MHz频段内采用140 MHz模拟输入测得的SNR和SFDR分别为70.1 dBFS和80.9 dBc。

图1所示的电路是一款16位、250 MSPS、窄带、高中频接收机前端，其中在 ADL5565 差分放大器与AD9467 ADC之间提供最佳接口。

AD9467是一款缓冲输入16位、200 MSPS或250 MSPS ADC，具有约75.5 dBFS的SNR性能和介于95 dBFS与98 dBFS之间的SFDR性能。由于具有高输入带宽、低失真和高输出线性度，ADL5565差分放大器适合驱动中频采样ADC。

本电路笔记介绍了如何设计接口电路和抗混叠滤波器才能在保持高性能的同时确保最低信号损耗的系统化过程。使用谐振匹配方法来设计最平坦的巴特沃兹四阶带通滤波器，中心频率为200 MHz。

图1所示电路是基于超低噪声差分放大器驱动器ADA4960-1和12位、500 MSPS模数转换器AD9434的宽带接收机前端。

三阶巴特沃兹抗混叠滤波器基于放大器和ADC的性能和接口要求而优化。由滤波器网络、变压器和其他阻性元件引起的总插入损耗仅为1.2 dB。

整体电路带宽为290 MHz，通带平坦度为1 dB。在140 MHz模拟输入下测得的SNR和SFDR分别为64.1 dBFS和70.4 dBc。

图1所示电路是一款基于超低噪声差分放大器驱动器ADL5562 和16位、250 MSPS模数转换器AD9467的宽带接收机前端。

三阶巴特沃兹抗混叠滤波器根据放大器和ADC的性能与接口要求进行优化。滤波器网络和其它组件引起的总插入损耗仅有1.8 dB。

电路整体的1 dB通带平坦度为152 MHz， 。120 MHz模拟输入下测得的SNR和SFDR分别为72.6 dBFS和82.2 dBc。

如图1所示，本电路突出显示了集成VCO的ADF4350 宽带频率合成器与ADL5380 和 ADL5387 宽带I/Q解调器的轻松接口。在本电路中，ADF4350为宽带I/Q解调器提供高频率、低相位噪声本振(LO)信号。

该电路配置具有许多优点，对需要向基带或中间频率正交混频的应用很有吸引力。

ADF4350提供RF差分输出，同样，ADL5380/ADL5387接受差分输入。此接口不但易于使用，而且具有性能优势。差分信号配置可减少共模噪声，消除LO谐波偶数阶，从而维持I/Q解调器的正交精度。另外，ADF4350的输出功率水平十分匹配正交解调器的输入功率要求，因此不需要LO缓冲器。

ADF4350输出覆盖137.5 MHz至4400 MHz的较宽频率范围。ADL5387频率范围是从50 MHz至2 GHz，而ADL5380覆盖从400 MHz至6 GHz的更高频率范围。在ADL5380与ADL5387间，RF输入范围是从50 MHz至6 GHz。因此，图1所示的双芯片电路配置可覆盖从50 MHz至4400 GHz的宽频率范围。

本电路在双通道高速TxDAC数模转换器 AD9122 与宽带I/Q调制器ADL5375-05之间提供一个简单灵活的接口。由于DAC输出与ADL5375-05I/Q调制器输入具有相同的0.5 V偏置电平，因此无需使用任何有源或无源电平转换电路。该直流耦合的接口有利于DAC补偿I/Q调制器的本振(LO)泄漏。

AD9122 DAC的1.2 GSPS采样速率和ADL5375-05调制器I/Q输入的宽带宽，确保零中频(ZIF)和复中频(CIF)架构均能得到支持。除了滤除奈奎斯特镜像以外，基带滤波器还能出色地抑制差模和共模DAC杂散。

图1所示电路的功能是通过IF带通滤波器路由RF信号。该电路使用3个带宽不同的140 MHz IF SAW滤波器和2个 ADG904-R SP4T CMOS RF开关。ADG904-R开关控制RF信号通过哪一个带通滤波器。一次只能选择一个滤波器。一般将此类开关称为“滤波器开关”。这种应用在蜂窝电话基站和点到点无线电RF前端等无线基础设施中非常常见。选择带宽不同的IF滤波器可以提高这些系统控制不同数据速率的灵活性。

为实现最佳系统性能，IF频段内插入损耗相对于频率必须保持平坦。ADG904-R开关的插入损耗与频率的关系曲线非常平坦，因此它是本电路的理想之选。在整个电源电压和温度范围内，插入损耗也是平坦的。关断隔离是决定本电路性能的另一个非常重要的参数。ADG904-R具有出色的关断隔离特性，200 MHz以下时其值大于−50 dB。

将 ADRF6702IQ调制器和 AD9122 16位双通道1.2 GSPS TxDAC结合使用可满足现代高水平QAM或OFDM无线发射器（如图1所示）的动态范围要求。该电路的动态范围出色，足以同时支持ZIF（零中频/基带）和CIF（最高200 MHz至300MHz的复合中频）。AD9122可选最高8×插值和一个32位NCO，以获得超精细中频灵敏度。

发射器的整体性能和直接组成信号链的组件动态范围息息相关。在使用DAC和IQ调制器的混合信号发射器中，这类组件的本底噪声和失真特性决定了信号链的整体动态范围。但是，DAC的本底噪声也可能由于采样时钟抖动而变得更严重，而且IQ调制器性能取决于其本地振荡器（LO）的噪声和杂散特性。因此采样时钟和LO发生采用高性能组件是高性能发射器的关键所在。

此外，在PCB板上尽量靠近DAC和调制器的位置产生这些信号并使用一个外部参考源也可大大简化设计。单独产生采用时钟和LO（LO绝大多数为数GHz信号）并且与DAC和IQ调制器保持一定距离，要求十分谨慎地处理PCB布局。哪怕最细微的布局错误都可能会引起这些关键信号发生耦合，并降低整体信号链性能。

信号链性能也很大程度上取决于DAC/ IQ调制器接口滤波器。为优化性能，建议在仔细分析所需系统规格后再设计这款无源滤波器。

ADRF6702包括一个板载分数PLL用于LO生成，这样只需一个低频参考（一般低于100 MHz）即可合成IQ调制器LO。在AD9516时钟发生器内使用PLL允许一个参考同时为ADRF6702产生DAC采样时钟和PLL参考。

图1中的电路使用AD9516-0构建而成，也可选用AD9516系列的其他产品，具体取决于所需的内部VCO频率。

图1所示电路测量450 MHz至6 GHz的任意RF频率下的峰值和rms功率，动态范围约为45 dB。测量结果转换为差分信号以便消除噪声，并通过串行接口和集成基准电压源在12位SAR ADC的输出端形成数字代码。在数字域中执行简单的两点校准。

ADL5502 是一款均值响应（true rms)功率检波器，内置包络检波器，可以精确地测量调制信号的波峰因数(CF)。它可以用于450 MHz至6 GHz的高频接收机和发射机信号链，包络带宽超过10 MHz。峰值保持功能允许利用较低采样速率的ADC捕获包络中的短峰值。该器件的总功耗仅为3 mA (3 V)。

The ADA4891-4 是一款高速、四通道、CMOS放大器，兼具高性能、低成本优势。每个放大器的功耗仅为4.4 mA (3 V)。该放大器具有单电源供电能力，输入电压范围可扩展至负供电轨以下300 mV。轨到轨输出级使输出摆幅可以达到各供电轨50 mV以内，以确保最大的动态范围。低失真和快速建立时间则使该器件成为此应用的理想选择。

AD7266 是一款双通道、12位、高速、低功耗的逐次逼近型ADC，采用2.7 V至5.25 V单电源供电，采样速率最高可达2 MSPS。这款器件内置两个ADC，两者之前均配有一个3通道多路复用器和一个能够处理30 MHz以上输入频率的低噪声、宽带宽采样保持放大器。功耗仅为3 mA (3 V)。此外还内置一个2.5 V基准电压源。

电路采用ADP121的+3.3 V单电源供电，ADP121是一款低静态电流、低压差线性调节器，采用2.3 V至5.5 V电源供电，最大输出电流为150 mA。驱动150 mA负载时压差仅为135 mV，这种低压差特性不仅可改善功效，而且能使器件在很宽的输入电压范围内工作。满载时静态电流低至30 μA，因此ADP121非常适合电池供电的便携式设备使用。

ADP121可提供1.2 V至3.3 V范围内的输出电压，其性能经过优化，采用1 μF小型陶瓷输出电容可实现稳定工作。ADP121具有出色的瞬态响应性能，所占电路板面积极小。短路保护和热过载保护电路可以防止器件在不利条件下受损。ADP121提供5引脚TSOT和4引脚、0.4 mm间距无卤素WLCSP两种小型封装，是适合各种便携式应用的业界最小尺寸解决方案。

图1所示电路是基于 ADL5202 宽动态范围、高速、数字控制可变增益放大器(VGA)和14位、250 MSPS AD9643 数转换器(ADC)的75 MHz宽带接收机前端。

五阶巴特沃兹抗混叠滤波器基于放大器和ADC的性能与接口要求而优化。由滤波器网络和其它阻性元件引起的总插入损耗约为2.3dB。整体电路(集成带通滤波器)拥有75 MHz的1dB带宽(145 MHz至220 MHz)和110 MHz的3dB带宽(120MHz到230 MHz)。通带平坦度为1 dB。

该电路专为处理以182.5 MHz(第二奈奎斯特频率区域)为中心、采样速率为245.76 MSPS的75 MHz带宽IF信号而优化。在75 MHz频段内采用182.5 MHz模拟输入时，测得的信噪比(SNR)和无杂散动态范围(SFDR)分别为68.4 dBFS和80.7 dBc。

图1中的电路是基于 ADL5565 超低噪声差分放大器驱动器和 AD9642 14位、250 MSPS模数转换器(ADC)的窄带通接收机前端。

三阶巴特沃兹抗混叠滤波器基于放大器和ADC的性能和接口要求而优化。滤波器网络和其它组件引起的总插入损耗仅有5.8 dB。

整体电路带宽为18 MHz，通带平坦度为3 dB。采用127MHz模拟输入时，测量得到信噪比(SNR)和无杂散动态范围(SFDR)分别为71.7dBFS和92 dBc。采样频率为205 MSPS，因此中频输入信号定位于102.5 MHz和205 MHz之间的第二奈奎斯特频率区域。

许多系统都要求具有多个低抖动系统时钟，以便实现混合 信号处理和定时。图1所示电路将ADF4351集成锁相环(PLL)和压控振荡器(VCO)与 ADCLK948接口，后者可通过ADF4351的一路差分输出提供多达八路差分、低电压正射极耦合逻辑(LVPECL)输出。

现代数字系统经常要求使用许多逻辑电平不同于时钟源的 高质量时钟。为了确保在不丧失完整性的情况下准确地向 其它电路元件配电，可能需要额外的缓冲。此处介绍 ADF4351集成锁相环(PLL)和压控振荡器(VCO)与ADCLK948接口，后者可通过的一路差分输出提供多达八路差分、低电压正射 极耦合逻辑(LVPECL)输出。

现代数字系统经常要求使用许多逻辑电平不同于时钟源的高质量时钟。为了确保在不丧失完整性的情况下准确地向其它电路元件配电，可能需要额外的缓冲。此处介绍ADF4351时钟源和ADCLK948时钟扇出缓冲器之间的接口，并且测量结果表明与时钟扇出缓冲器相关的加性抖动为75 fs rms。

图1所示电路解决直流耦合单电源系统中双极性输入信号与差分输入、低压模数转换器(ADC)实现接口时经常遇到的问题。本技术使用两个电平转换电阻，通过控制输入共模电平，确保差分驱动放大器输入端具有正确的共模电平。通过对 ADA4930-1 差分驱动器的V_OCM引脚施加正确的电压，单独实现输出共模电压。

这一灵活的方案允许 ADA4930-1 差分驱动器采用3.3V单电源工作，同时16位、125MSPSADCAD9265 采用1.8V电源工作，以此最大程度降低总电路功耗。

在宽带应用中，目标频率范围通常包括直流。若要使差分输入ADC的动态范围最大，可适当增大典型输入信号，这便要求差分驱动器在较低的增益设置下工作。满足这些条件 后，差分驱动器的输入共模电压还必须保持在额定范围内。

在直接耦合单电源应用中，经常需要对差分放大器的输入和输出共模电压进行独立控制；这些应用包括：处理具有高输入共模电压的解调器输出、直流器件连接差分器件的X射线应用，以及那些差分驱动器必须处理低数值输入共模电压的应用等。低输入共模电压应用可能包括单端或差分输入，输入可以是零输入、双极性输入或负输入。

本电路为宽带直接变频发射机模拟部分的完整实施方案（模拟基带输入、RF输出）。通过使用锁相环(PLL)和宽带集成电压控制振荡器(VCO)，本电路支持500 MHz至4.4 GHz范围内的RF频率。PLL中的LO执行谐波滤波，确保提供出色的正交精度。

低噪声LDO确保电源管理方案对相位噪声和EVM没有不利影响。这种器件组合可以提供500 MHz至4.4 GHz频率范围内业界领先的直接变频发射机性能。

图1所示电路框图是一个低相位噪声转换环路频率合成器（也称为偏移环路）。此电路将ADF4002 锁相环 (PLL) 的较低100 MHz参考频率转换到5.0 GHz至5.4 GHz的较高频率范围，后一频率由本振 (LO) 频率决定。

与仅采用PLL的频率合成器相比，转换环路频率合成器的相位噪声非常低 (<50 fs)。相位噪声之所以很低，是因为ADF4002整数N分频PLL使用的N值非常低，该N值用于控制压控振荡器 (VCO)。本例中，ADF4002鉴频鉴相器 (PFD) 运行频率为100 MHz，N = 1，所产生的相位噪声性能不受PLL的N值限制。

图1所示电路可以准确测量无线发射器中的回损，测量范围为1 GHz至28 GHz，无需系统校准。

设计在单电路板上实现，采用一个非反射式RF开关、一个微波RF检波器和一个12位精密模数转换器(ADC)。为了在尽可能宽的频率范围内评估电路，采用了一个带SMA连接器的双端口定向耦合器，而非窄带表贴式定向耦合器。

电路可测量最高达20 dB的回损，输入功率范围为25 dB(在较小的输入功率范围内，可以测量超过20 dB的回损)。

电路的一个独有特点是可以利用来自RF检波器的数字化电压的一个简单比值来计算回损，因而无需系统校准。