ダイレクトRFサンプリング方式のデジタル・フェーズド・アレイにおける位相の同期【Part 1】基盤になるIC

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Figure 1

   

要約

デジタル・ビームフォーミングを利用するすべてのレーダー・システムでは、送信チャンネルと受信チャンネルの間で正確な同期を実現することが重要な課題になります。その種のシステムでは、すべてのチャンネルに対してデジタル領域の位相の制御が適用されます。それに向けては、すべてのチャンネルの間で既知かつ再現性のある位相差を確立しなければなりません。本稿では、高速データ・コンバータ（A/Dコンバータ、D/Aコンバータ）を搭載した複数のボードの間で同期をとる方法を紹介します。具体的には、広帯域に対応する複数のデジタイザIC「AD9081」の同期をとることで、電源をオン／オフした場合でも位相の再現性が得られるようにします。AD9081は、送信用／受信用のDACとADCを4つずつ内蔵しています。また、高度なデジタル信号処理（DSP：Digital Signal Processing）機能を実現する回路も備えています。本稿で紹介する方法を採用すれば、スケーラブルなデジタル・ビームフォーミング・システムという概念を具現化できます。

はじめに

初期のアンテナ・アレイ・システムでは、ビームを所望の方向に向ける方法としてアンテナを回転させる機械システムが使われていました。その後、フェーズド・アレイ・システムが登場したことにより、アンテナの回転を代替する処理が電子的に行われるようになりました。つまり、個々のアンテナ素子に位相のオフセットを適用することでビームのステアリングを実現するということです。すべてのデジタル・ビームフォーミング・システムにおいて、各アンテナ素子で扱うRF信号は、A/Dコンバータ（ADC）とD/Aコンバータ（DAC）を利用することによりデジタル領域のデータとして扱われます。一般に、それらのADC/DACは数GHzまでのサンプリング・レートとアナログ帯域幅に対応しています。そのため、L/S/C/X/KuバンドのRF信号に対応するデジタル・データを扱うことが可能です。

一般に、対象とする領域全体を単一のビームによってスキャンすると、スキャン・レートが低下します。それに対し、素子レベルのデジタル・アプローチを採用している場合、対象とする領域内において複数のビームによる高速なスキャン・レートを実現できます。そのためには、各サブアレイの素子ごとにゲインと位相を個別に制御する機能を実装する必要があります。ハイブリッド方式やアナログ方式のビームフォーミング技術とは異なり、デジタル方式のビームフォーミング技術では、各アンテナ素子で送受信する信号は高速ADC/DACを備える個々のチャンネルでデジタル化／アナログ化されます¹。本稿で例にとるAD9081は、複数のADCとDACを内蔵しています。そのため、同ICを採用すればチャンネル密度を高めることが可能になります。

高速データ・コンバータ（HSx：High Speed Data Converter）技術の進化に伴い、多くのDSP機能が単一のICに集積されるようになっています²。それにより、サブアレイ・モジュールで使用されるFPGAの回路リソースと消費電力を削減することが可能になりました。つまり、デジタイザICが内蔵するDSP回路でデシメーションの処理やインターポレーションの処理を実行するということです。そうすれば、ベースバンドのサンプリング・レートを低く抑えつつ（数十MHzから数GHz）、最終的なサンプリング・レートを高く（数GHz）設定することができます。結果として、FPGAをより低いサンプリング・レートで動作させられるようになります。AD9081に代表されるデジタイザICは、数値制御発振器（NCO：Numerically Controlled Oscillator）も内蔵しています。そのため、同ICによってアップコンバージョンとダウンコンバージョンも実行できます。このようなICを使用すれば、優れたノイズ性能³を保証しつつ、RF対応のシグナル・チェーンを簡素化できます。なぜなら、アップコンバージョンとダウンコンバージョンを担う複数の段が不要になるからです。

全素子がデジタル方式で制御される大規模なフェーズド・アレイでは、全チャンネル間の位相の関係によって性能が大きく左右されます。したがって、システム全体が、チャンネル間で既知の位相オフセットを確立するためのキャリブレーションに依存することになります。各チャンネルのRF信号は、異なるボード上に実装された各デジタイザIC（AD9081）の高速コンバータによって出力されます。本稿では、複数のAD9081のチャンネル間で既知の位相関係を確立することにより、システム・レベルのキャリブレーションを容易に実施できるようにする方法を提案します。その方法を採用すれば、事前のキャリブレーションで得た位相に関する情報をルックアップ・テーブル（LUT：Lookup Table）⁴に保存することができます。

以下で示す内容については、オシロスコープを使用した測定に基づく統計的な結果によって、再現性が得られることが実証されています。

クロックの生成、分配、同期

上述したとおり、レーダー・システムでは正確な同期を確立することが必須です。言い換えれば、システムで使用するクロックの同期がどれくらい正確に実現されているのかが重要になります。複数のボードを使用する場合、それらは同じリファレンス源からのリファレンス信号を受け取るようにしなければなりません。クロック・ツリーは、それが可能になるように構成する必要があります。本稿では AD9081の評価用ボードに実装されている「HMC7044」と、HMC7044を内蔵する評価用ボード「ADSYNCHRONA14-EBZ」を使用します。どちらのボードにも、HMC7044を内蔵するモジュールが実装されています。

HMC7044は、クロックの生成／分配に利用可能なICです。そのアーキテクチャには、2つのフェーズ・ロック・ループ（PLL）が含まれています。それらのうち1つ目のPLL（以下、PLL1）は、ジッタ・クリーナとして機能します。つまり、個々のボードが備えるクリーンなVCXO（Voltage-Controlled Crystal Oscillator）に対し、ノイズの多いリファレンス信号をロックさせることができます。本稿の例では、AD9081の評価用ボードに対してAD-SYNCHRONA14-EBZで生成したリファレンス信号を分配します。PLL1のループ・フィルタの帯域幅は非常に狭いので、オフセットがより小さい場合、ボード上のよりクリーンなVCXOがクロックのノイズ性能の支配的な要因になります。図1は、HMC7044のアーキテクチャを示したものです。

HMC7044を使用すれば、14系統のクロックを分配できます。広帯域に対応するデジタイザやFPGAにクロックを分配するだけでなく、システム・リファレンス（SYSREF）も生成可能です。14系統の各出力に対しては遅延を制御するための機能が用意されています。そのため、パターンの不整合によって位相差が生じても、それを補償してクロックをアラインすることが可能です。14の出力間の同期は、SPI（Serial Peripheral Interface）をベースとするリシード・コマンドによって実現できます。ただ、本稿の例では複数のHMC7044の同期をとる必要があるので、SYNCピンを使用することにしました。それにより、アラインされた同期パルスをHMC7044に分配します。この同期パルスを適切に捕捉できるようにするには、クロックの分配に使用する複数のICの出力を互いにアラインする必要があります。AD9081の評価用ボードとAD-SYNCHRONA14-EBZにおいて使用したクロック・ツリーについては、本連載のPart 2で解説します。

広帯域に対応するデジタイザICのアーキテクチャ、同期の概要

本稿の例では、複数のAD9081（高速デジタイザ・ファミリの製品）の間で再現性のある位相オフセットを実現することを目標としています。ADC、DACの最高サンプル・レートは、それぞれ4GSPS、12GSPSです。図2に示すように、このデジタイザICには数多くのDSP回路が集積されています。例えば、受信パスにはプログラマブル・フィルタ（PFILT：Programmable Filter）が配置されています。このプログラマブルなFIR（Finite Impulse Response）フィルタでは、カスタムの係数をプログラムして使用することが可能です。また、デジタル・アップコンバータ（DUC：Digital Upconverter）とデジタル・ダウンコンバータ（DDC：Digital Downconverter）を使用すれば、FPGAとの間でデータをやり取りするためにデータ・レート（周波数）を分周／逓倍することができます。DDCとDUCのブロックには、周波数変換を実行するためのNCOも用意されています。

ADCは、最高8GHzの帯域幅をサポートします。ベースバンド用のインターフェースは、標準技術であるJESDのプロトコルに準拠しています。具体的には、JESD204BとJESD204Cの両バージョンをサポートしています。

MxFE^®の製品ファミリには、サンプリング・クロックについて2つの選択肢が用意されています。1つは周波数の高いサンプリング・クロック（12GHz）を直接供給する方法です。もう1つは、周波数が数百MHzのクロックを供給し、MxFE製品が内蔵するPLLによって12GHzのサンプリング・クロックを生成する方法です。本稿の例では、後者の方法を採用しています。クロック・レシーバー・ピンは同一のままで、ファームウェアのAPI（Application Programming Interface）を介してクロッキング・モードを制御することが可能です。

本稿の例に関連するDSPブロックは、内蔵PLL、NCO、同期用ロジックです。これらのうち、同期用ロジックは2つのステップで動作します。1つ目のステップでは、IC内のベースバンド・クロックとその他のクロックをアラインするためのワンショット同期が実行されます。2つ目のステップは、異なるデジタイザICのNCOをアラインするというものです。ワンショット同期は、外部から供給されるSYSREF信号（以下、外部SYSREF）の取得に左右されます。本稿の例で使用する外部SYSREFは連続した信号ですが、Nパルス（N-pulse）やギャップのある周期的な信号もサポートしています。ワンショット同期では、内部のローカル・マルチフレーム・クロック（LMFC：Local Multiframe Clock）／ローカル拡張マルチブロック・クロック（LEMC：Local Extended Multiblock Clock）を連続的な外部SYSREFにアラインさせます。

AD9081は、ワンショット同期の完了を確認するためのレジスタを備えています⁵。その確認は、同レジスタの値をリード・バックすることで行えます。その結果がハイであった場合、LMFCと連続的な外部SYSREFの位相オフセットが測定されます。その結果から、両信号のアラインメントのレベルを判断できます。

AD9081は、LMFCとSYSREFの間の位相オフセットのデータを保存するためのレジスタも備えています。そのデータは、DACのサンプリング・クロックのサイクル単位で保存されます。本稿の例では、DACのサンプリング・クロックを12GHzに設定しました。仮に、位相のデータを保存するレジスタからリード・バックされた値がゼロであったとします。その場合、AD9081の評価用ボードに実装されたHMC7044（クロック分配IC）からのSYSREF信号とLMFCは確かにアラインされているということを意味します。HMC7044は、そのボードにおけるクロッキング・システムの中核として位置づけられます。次のステップではNCOのアラインを実施します。これは、アナログのRF領域において局部発振器（LO：Local Oscillator）の同期をとることに相当します。そのための方法は2つあります。1つは、NCOを外部SYSREFで直接リセットする方法です。もう1つは、GPIO（General-Purpose Input/Output）ピンをベースとするシステムを使用する方法です。本稿では、後者の方法を採用し、リーダ／フォロワの関係をベースとして同期を実現することにしました。この方法では、1つのボードをリーダとして機能させます。ボード間のアラインメントにはGPIOピンを利用し、リーダのボードとフォロワのボードの両方で同期をトリガします。これを実現するには、ファームウェアとHDL（Hardware Description Language）のコードに依存関係が存在しなければなりません（これについては、本連載のPart 2で詳しく説明します）。APIを使用したコードは、両ボードにおけるLMFCの次の立ち上がりエッジで、両デジタイザICがNCOの同期とNCOのリセットを同時にトリガできるように機能します。ワンショット同期と、それに続くリーダ／フォロワ型のNCOの同期は、複数のデジタイザIC（AD9081）の同期をとる上での基盤になります。また、NCOによって-180°～180°の範囲で位相を制御することが可能になります。この制御機能にはAPIを介してアクセスできます。

高い柔軟性が得られるようにするために、デジタイザICは、特定のGPIOピンの値が取得された後にNCOのリセットを開始するためのオプションを提供します。そのオプションとは、外部SYSREF、LMFCの立ち上がりエッジ、LMFCの立下がりエッジの3つです。デフォルトのAPIは、GPIOピンがハイに駆動された後、次のLMFCの立ち上がりエッジでNCOをリセットするように設定されています。但し、本稿の例ではリセットのトリガとして外部SYSREFを使用することにしました。

上述したNCOの同期方法は、リーダ・ボードとフォロワ・ボードの間でGPIOピンを接続する仕組みがある場合にだけ適用できます。本稿の例では、そのような仕組みがない場合についても検討しました。具体的には、すべてのボードをフォロワとして設定し、両デジタイザICにおいてベースバンド・ロジック・デバイスがGPIOピンをハイにするという方法を評価しました。プロジェクトの初期の段階では、キーボードからの入力を待ち、GPIOピンによるリセット用のトリガを手作業で設定できるようにするためのコードを作成しました。それにより、上記の考え方によって適切な機能が得られることを確認しました。その後、HDLのコードとファームウェアによってこの機能を自動化し、GPIOピンがトリガされるのを待つという形に実装を変更しました。

AD9081に供給されるクロックも、再現性のある位相関係を備えていなければなりません。そのためには、HMC7044の同期を実現する必要があります。同ICは、リーダ・ボードとフォロワ・ボードの両方でデジタイザIC用のSYSREFとデバイス・クロックを生成するからです。HMC7044の同期は、CMOSベースのパルスをSYNCピンに供給することで実現されます。本稿で例にとる環境では、AD-SYNCHRONA14-EBZのクロック・コントローラが、位相の揃ったリファレンスとCMOSベースの同期パルスをリーダ／フォロワ・ボード（AD9081の評価用ボード）上のHMC7044に対して供給します。

ここまでに説明した方法は、同じボード上に実装された複数のAD9081に対しても適用可能です。

まとめ

今回は、HMC7044（クロック分配用IC）とAD9081（デジタイザIC）の内部ブロックについて説明しました。また、クロックの同期を実現し、その後、複数のAD9081の同期をとるために必要な手順を明らかにしました。次回（Part 2）は、AD9081、HMC7044、FPGAのHDLコードを対象としたAPIのコードベースを利用する方法について解説します。また、実際のハードウェアの実装方法を説明すると共に、位相の再現性の評価方法を紹介します。その評価では、AD9081の評価用ボードを2つ使用しました。両ボードの間で達成された性能の測定結果も示すことにします。

参考資料

¹Connor Pope、Hong Tang、Bowen Zheng、Hualiang Zhang「Phased Array Systems - Design Considerations and System Demonstration（フェーズド・アレイ・システム - 設計時に考慮すべき事柄、システムの実証）」2024 IEEE International Symposium on Phased Array Systems and Technology (ARRAY)、2024年10月

²W. Michael Jones、Stephen Pancrazio、Bryce Readyhough、John Majewski「A 0.1-20 GHz Digitizer SOM Useful for Phased Array Applications in a Standardized Form Factor（標準化されたフォーム・ファクタのフェーズド・アレイ・アプリケーションに有用な0.1～20GHz対応のデジタイザSOM）」2024 IEEE International Symposium on Phased Array Systems and Technology (ARRAY)、2024年10月

³ Caleb Fulton、Mark Yeary、Daniel Thompson、John Lake、Adam Mitchell「Digital Phased Arrays: Challenges and Opportunities（デジタル・フェーズド・アレイ：課題と機会）」Proceedings of the IEEE、Vol. 104、2016年 

⁴ Michael Jones、Michael Hennerich、Peter Delos「マルチチップ同期機能を活用し、広帯域対応のDAC/ADCをデタミニスティックな位相で起動する」Analog Devices、2020年10月

⁵ System Development User Guide for the AD9081 and AD9082 Direct RF Sampling Transceivers（ダイレクトRFサンプリングに対応するトランシーバー「AD9081/AD9082」のシステム開発ユーザ・ガイド）、Analog Devices、2023年5月

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