AN-2566:DAC サンプル・クロックとIQ 変調器のLO 生成に単一の外部周波数リファレンスを使用した高ダイナミック・レンジRF トランスミッタのシグナル・チェーン

回路の機能とその利点

図1 に示すように、IQ 変調器のADRF6702 と16 ビットのデュアル1.2GSPS TxDAC であるAD9122 の組み合わせによって、最新の高度な高次のQAM またはOFDM による無線トランスミッタに必要とされるダイナミック・レンジが得られます。この回路には、ZIF（ゼロIF／ベースバンド）とCIF（最大200MHz～300MHz の複素IF）の実装に十分なダイナミック・レンジがあります。AD9122 は、内挿補間を最大8×にすることができ、32 ビットNCO も備えているため、IF 周波数を非常に細かく選択できます。 

トランスミッタの全体的な性能は、シグナル・チェーン中の部品のダイナミック・レンジに大きく依存します。DACとIQ変調器を用いたミックスド・シグナル・トランスミッタにおいては、こうした部品のノイズ・フロアと歪み特性によってシグナル・チェーン全体のダイナミック・レンジが決まります。しかし、サンプル・クロックのジッタによってもDAC のノイズ・フロアは悪化し、IQ 変調器の性能は局部発振器（LO）のノイズ特性とスプリアス特性に依存します。このため、サンプル・クロックとLO の生成に高性能部品を使用することが、高性能トランスミッタ実装の鍵となります。 

また、物理的にPCB 上のDAC や変調器の近くで、単一の外部リファレンスを使用してそうした信号を発生させることによって、設計が大幅にシンプルになります。サンプル・クロックとLO（通常LO は数GHz の信号）を、DAC やIQ 変調器から離れた場所で別々に生成すると、PCB レイアウトに細心の注意が必要になります。レイアウトにわずかなエラーがあっても、重要な信号と他の部分との間で結合が生じ、シグナル・チェーン全体の性能が悪化する可能性があります。 

シグナル・チェーンの性能は、DAC-IQモジュール間のインターフェース・フィルタにも大きく依存します。性能を最適化するためには、このパッシブ・フィルタは要求されるシステム仕様を入念に分析した上で設計する必要があります。 

ADRF6702 にはLO生成用のフラクショナルPLLを内蔵しているので、低周波数のリファレンス（通常は100MHz 未満）さえあればIQ 変調器のLO を合成できます。クロック発生器AD9516内蔵のPLL を使用することによって、DAC サンプル・クロックとADRF6702 で使用するPLL リファレンスの両方を単一のリファレンスから生成できます。 

図1 の回路はAD9516-0 を使用して設計されていますが、目的の内部VCO 周波数に応じてAD9516 ファミリの他のデバイスも使用できます。

回路の説明

内蔵のLO シンセサイザとシンセサイザ、IQ 変調器インターフェースを備えたADRF6702 IQ 変調器

IQ 変調器ADRF6702 は、いくつかの観点でユニークなデバイスです。ダイナミック・レンジが非常に広いことに加え、フラクショナルNのPLLも内蔵しているため、離散LO周波数を25kHz未満のステップでプログラムしながら、同時に全体的な周波数の逓倍数を小さく保つことが可能で、リファレンスからシンセサイザ出力までの間での位相ノイズの大きな増加を回避できます。 

ADRF6702 のもう1 つの側面は、IQ 変調器の2 分周アーキテクチャです。従来のIQ 変調器は目的のLO の1×（等倍）の周波数のLO 入力を受けます。分布RC ネットワークによって、単一のLO 周波数入力から、目的の同相と直角位相のLO 信号を内部で生成します。受動的RCネットワークであるため、直交変調の精度を確保できる帯域幅は限られます。また、高い直交変調精度を得るためには、外部LOにはスペクトルが整っていることが求められます。このような従来のIQ 変調器アーキテクチャでLOに高調波があると、全体的な変調精度が悪化することがあるからです。この理由から、IQ 変調器用のLO 信号を生成するためにPLL シンセサイザを使用するときには、多くの場合、IQ 変調器のLO入力に急峻なバンドパス・フィルタやローパス・フィルタが必要となります。 

ADRF6702 の2 分周LO アーキテクチャでは、内蔵のシンプルなデジタル分周器の使用によって、広い帯域幅にわたりほぼ完璧な直交位相が得られます。PLL シンセサイザが2× LO を内部で生成するので、その信号をPCB 上で引き回す必要がなく、シンセサイザとIQ 変調器のLO との間にフィルタは必要ありません。これは、2× LO アーキテクチャが影響を受けるのはLO 信号のエッジに対してのみで、周波数成分に対しては影響を受けないからです。 

信号のサンプルからRF までの総合的なスプリアス・フロア

ベースバンド信号は、多くのステップを経由してRF トランスミッタの周波数に至ります。信号は離散的な（サンプリング）ドメインから始まり、DAC での合成によってアナログ・ドメインの信号になります。このステップの結果として、イメージと歪みの成分がDAC によって発生します。図2 に示すように、歪みのない理想DAC はベースバンド信号のイメージを発生し、変調前にフィルタ処理する必要があります。AD9122 に見られるようなインターポレーション・フィルタを使用すると、イメージのエネルギーの大部分は抑制できますが、それでもDAC と変調器の間にアナログ・インターフェース・フィルタが必要です。ここで、DAC のインターポレーションの次数とアナログ・フィルタの次数との間にはトレードオフがあります。DAC インターポレーションの率が高ければアナログ・フィルタに必要な次数は低くなり、その逆も成立します。この例として、4 倍のインターポレーションを使用したときにDAC 出力のスペクトラムがどうなるかを図3 に示しています。

RF における大量のスプリアス成分

シグナル・チェーンによって、LO 周波数の変調成分、歪成分、積分成分に起因する大量のスプリアス成分が、スペクトラムに付加される可能性があります。これには、次のような成分からなるスプリアス成分の全ての可能性を考慮します。

(j×LO_freq) + (k×DAC_sample_rate) +
(l×DAC_NCO_freq) + (m×DAC_input_IF)

ここで、
j、k、l、mは負の無限大から正の無限大までの整数です。 

DAC-変調器間のパッシブ・インターフェース・フィルタ

総合的なスプリアス・スペクトラムを低減するための鍵となるのが、DAC とIQ 変調器の間のアナログ・インターフェース・フィルタです。DACとIQ変調器の間のインターフェース・フィルタの設計では、性能に関して次のような複数の側面を考慮する必要があります。 

1. フィルタのトポロジ、次数、3dB カットオフ周波数
2. 直流の場合、DAC から見た負荷インピーダンスは、DAC の終端抵抗（代表的には100Ω 差動インピーダンス）とIQ 変調器の入力インピーダンスが並列になったものです。IQ 変調器のインピーダンスは1kΩ を超えることが多く、ソースから見た負荷インピーダンスを同等にするために、多くの場合IQ 変調器の両端にシャント抵抗を使用します。フィルタのソースと負荷インピーダンスが整合していない場合や、信号パターンに寄生成分がある場合には、フィルタの通過帯域に不要なリップルが発生する場合があります。
3. PCB レイアウト。図4 に示すように、ADRF6702 のIQ 変調器のI とQ のベースバンド入力はデバイスの対向した辺に配置されています。破線の丸で囲ったフィルタのレイアウト領域に注目してください。DAC 出力信号からこれらの入力ピンまでの配線で、パターンは一度離れて戻る形でADRF6702のベースバンド・ピンにつなぐ必要があります。両方の差動信号パターンは同じ長さにする必要があり、パターンでの方向を変える点では全て45º の角度で曲げるようにします。これらの推奨事項を実施しなければ、フィルタの応答でのインバンドのリップル、位相、振幅応答が悪化する場合があります。このフィルタ・トポロジでは、コンデンサは差動で（信号パスの間に）使用することも、フィルタ・コンデンサを信号パスのパッドとグラウンド・パッドの間に配置してコモン・モード接続で使用することも可能です。コモン・モード・コンデンサと差動モード・コンデンサのどちらが性能改善に効くかは、条件によります。



4. 最適なフィルタ性能を得るためには、パターンは100Ω 差動またはラインごとに50Ω とします。代表的なFR4 の材料では、50Ω の配線のT/W 比は2:1 になります。配線のインピーダンスを高くしたい場合には、配線のインピーダンスはT/Wの非線形関数であることを理解しておく必要があります（Tは基板の層の厚さ、Wはパターンの幅）。配線を細くするとインピーダンスが高くなります。代表的なFR4 の層の厚さでは、100Ω の配線は非常に細くなり、多くの場合に設計上の成約の下限に近くなります。これに対するソリューションの1 つは、直下のグラウンド層を空けてPCB の第3 層にもう1つのグラウンド層を設けることです。これによってT が実効的に倍になり、パターンを広くすることができます。

DAC-変調器間フィルタのトポロジ

図5 は、入出力の差動インピーダンスが100Ω の場合に、5 次の最大限にフラットなバターワース応答を実現する代表的なトポロジを示しています。図6 は実際の応答を示します。このフィルタでは、ソース側と負荷側に4.6pFのコンデンサを使用しています。

このようなコンデンサ値（20pF 未満）はカットオフ周波数が高いフィルタに典型的なものです。こうした小さい値のコンデンサを使用する場合、寄生成分が応答に大きな影響を及ぼす可能性があります。

DAC と歪みに関連するスプリアス成分

DAC でインターポレーション・フィルタを使用すると、それだけでも変調器入力でのスプリアス成分が抑制され、RF でのスプリアス成分も減少します。それでも、有意なスプリアス成分が残っている可能性があります。図7 は次のような条件でのIQ 変調器のRF 出力スペクトラムを示します。

• FLO = 1940MHz
• DAC入力データ・レート = 300MSPS
• DACインターポレーション = 4×
• DAC NCO周波数 = 150MHz
• DAC入力IF 周波数 = 8MHz

（2098MHz の基本波を除き）最も強いスプリアス成分は、2400MHz にあるDACクロックの2 倍の成分です。これは、DACクロックのスペクトラムをある程度含んだDAC 出力のコモン・モードおよび差動モードの成分に起因するものと考えられます。IQ 変調器入力の同相モード除去によってこの信号の大部分が除去されますが、依然としてかなり大きいエネルギーが存在します。これに続いて高いスプリアスは2062MHz と2242MHz にあり、これもDAC クロックのスプリアスに関連すると思われます。2242MHz にあるスプリアスは、2 × (DAC clock – DAC fundamental) = 2400 − 158 であると容易にわかります。2062MHzにあるスプリアスは少しわかりにくいですが、(3 × LO) − ( 3 ×DAC clock) − 158 = 5820 − 3600 − 158 であるようです。この分析が正しければ、IQ 変調器の入力でのDAC クロックのコモン・モード成分を抑制することができれば、大幅にスプリアスを低減できるはずです。 

差動バターワース・フィルタを適用すると、図8 に示すように大幅にスプリアス・レベルが低減します。この状態でも、最も強いスプリアスは、2062MHz と2242MHz、そしてDAC クロックの2 倍である2400MHz に存在します。これら3 つのスプリアス成分は大幅に抑制されています。

DAC-IQ変調器インターフェースでの同相モード除去は、多くの場合、インターフェース・フィルタのトポロジを変更することで改善します。図9 では、入出力の4.7pF コンデンサは、フィルタ入力両端とフィルタ出力両端とをグラウンドと結ぶコモン・モード・コンデンサ（9.0pF）に置き換えられています。これによって全体の差動フィルタ・モードの応答は変わりませんが、基板上での全体的なRF のスプリアス成分には効果があります。前述の2062MHz と2242MHz にある高調波は更に数dB 低減し、DACクロックの2 倍の成分は約15dB 低減してノイズ・フロア近辺になります。

ここに示したトポロジや結果は、様々なレイアウトによって異なるので、フィルタのレイアウトについては実験をするのが設計者にとって有用で、特に差動コンデンサとコモン・モード・コンデンサのどのような組み合わせで全体のスプリアス・フロアが最低になるかについては実験の効果があります。 

シンセサイザ・パスとPLL の位相ノイズ

図1 に示すように、この回路では、AD9122 のDAC サンプル・クロックの生成とADRF6702 のPLL 用のリファレンス・クロックに、単一の外部リファレンスを使用しています。AD9516 はこのような柔軟な設計のために欠かせません。AD9516 はPLL と内蔵VCO を搭載しています。また多数の出力があり、差動LVPECL、LVDS、シングルエンドCMOS に設定が可能で、各出力パスについて独立に分周設定できます。この回路では、そうした出力パスの1 つをDAC クロックに使用し、また別の出力をADRF6702 のフラクショナルN PLL のリファレンス入力に使用しています。

ADRF6702 のフラクショナルPLLの使用には、2 つのメリットがあります。1 つめは、フラクショナルPLL によって出力LO を非常に細かく調整できることです。例えば、入力周波数が38.4MHzで、ADRF6702 に設定されたMOD値が1536 であれば、LO は25kHz の増分単位で設定できます。2 つめのメリットは、リファレンス周波数をLO周波数／分周比に等しくする必要がなく、はるかに高い値でもよいため、分周比を低くできることです。出力の位相ノイズはリファレンスの位相ノイズと分周比の積の関数であるため、当然ながらRF での位相ノイズは低くなります。 

シンセサイザ・システムの重要な指標の1 つは、個々のPLL や分周器で加わる位相ノイズの程度です。図10 は、計測を行っているスペクトラム・アナライザのノイズ・フロア（緑線）、リファレンス信号源の位相ノイズ（赤）、RF 周波数が1961MHzでLO が1940MHz のときの出力トーンの位相ノイズ（黄）を示しています。AD9516 とADRF6702 のPLL の組み合わせで、有意に高い近接位相ノイズ（キャリアから500kHz オフセット未満）が発生していますが、高い広帯域ノイズをシステムに発生させていることはありません。計測回路において、AD9516 とADRF6702 の両方のVCO のループ・フィルタは約100kHz の帯域幅に設定されています。近接位相ノイズは、これらのループ・フィルタの帯域幅を狭くすることで低減する可能性があります。システム仕様を確認し、対象のシステムで許容可能な近接位相ノイズの量を判断する必要があります。