TNJ-037：ディファレンス・アンプと計装アンプでのCMRR劣化の周波数特性と補償方法を考えてみる

はじめに

ひとつ前の技術ノートTNJ-036では、ディファレンス・アンプを現場視点で深くみていき、ディファレンス・アンプの使い方、そしてその限界、さらにその限界をブレークスルーする「計装アンプ」というストーリーで説明してきました。

しかしそのTNJ-036では、電圧源抵抗の存在によるCMRR （Common Mode Rejection Ratio; コモンモード除去比）の劣化という点だけしか紙面の都合で言及できませんでした。

この技術ノートTNJ-037では、ディファレンス・アンプや計装アンプのCMRR周波数特性のあたりを詳しくみていきたいと思います。実は当初から、これをやりたかったのです（笑）。

ボストンのトレーニングで再会した計装アンプのアプリケーション・エンジニア

「計装アンプ」というと思い出します。私はアナログ・デバイセズに入社した2年後、中国の深圳（シンセン; Shenzhen）市で開催されたアジアのFAEトレーニング（図1）で、SPICEを使ったノイズ解析のプレゼンテーションを行いました。そのトレーニングの別の日、本社（US）の計装アンプ担当のアプリケーション・エンジニアのプレゼンがあったのですが、その人は「石井がやったノイズのセッションが…」と引き合いに出してくれました。それは転職して入社後ちょっとの、まだアナログ・デバイセズに不案内な私にとって、とても嬉しいものでした。

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図1. Asia FAE Technical Symposium 2011 in Shenzhen China

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図2. Analog Devices General Technical Conference 2013 in Boston USA

その後数年が経過し、今度はボストンで開催された社内技術開発発表会（図2。General Technical Conference; GTC）に参加しました。私は開始前に会場の外を、快晴の碧い空のもとを散歩していたのですが、見たことのある欧米人が前から歩いてきました。向こうもこちらを見ています。

アナログ・デバイセズの人間ではないかもしれません…。それでも勇気を出して「Hi!」といってみました。挨拶を返してくれました…。よかったと思い、訊いてみました「たしか中国でお会いしましたよね」。彼は「Ishii-san、覚えていますよ」と言ってくれたのでした。それは例の計装アンプの担当者だったのです！記憶では中国のときは、その人とは直接話しはしていなかったはずですが、名前を覚えてくれていたこと、今回やりとりが出来たこと、それらは未だなかなか慣れなかった外資の環境にいた私にとって、（これまた）とても嬉しいものでした。

ディファレンス・アンプの入力容量による CMRR の劣化（素子はマッチング状態）

さてこの技術ノートでももう少しディファレンス・アンプ（差電圧アンプ）を考えてみましょう。最初に説明したように、ひとつ前の技術ノートTNJ-036 では、ディファレンス・アンプの電圧源抵抗によるCMRR の劣化しか言及できませんでした。

ディファレンス・アンプ自体に内在する容量として入力容量、外部に寄生する容量として浮遊／寄生容量（以降、「寄生容量」とします）があります。この技術ノートでは、まずこれらの容量によるCMRR の劣化について考えてみます。実は私も以前から、この寄生容量と、以降に示す補償方法がどのようにつながっているのか、詳細に検討してみたいと思っていたのです。

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図3. 計装アンプの基本構成（TNJ-036 の図11 の再掲）

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図4. ディファレンス・アンプに入力容量／寄生容量を付加したモデル
（以下の説明でのCR 部品番号はこの図と合わせてある）

この検討はディファンレンス・アンプそのものだけでなく、計装アンプでも活用できるものです。計装アンプを構成する2 段目のOP アンプは、ディファンレンス・アンプの構成になっているからです。このようすを図3（TNJ-036 の図11 の再掲）に示しておきます。

さて、それでは本題に移りましょう。あらためてお話ししておくとCMRRが劣化するということは、本来出力に出てほしくないコモンモード電圧が信号出力として観測されてしまう、望ましくない状態ということです。

図4 にディファレンス・アンプ周辺に付帯する入力容量／寄生容量それぞれを、おのおのの端子に対してひとつの等価容量として表現したものを示します。それぞれの入力からグラウンドに接続されるC1, C2、また端子間に接続されるC3 として、これらの入力容量／寄生容量を表すことができます。

前回の理想状態でのCMRR のシミュレーション回路（TNJ-036 の図7）に、この容量を付加したかたちで、ADIsimPE でシミュレーションをしてみます。変更したシミュレーション回路をあらためて図5 に示します。

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図5. 入力容量がCMRR に与える影響をシミュレーションしてみる回路
（本技術ノートよりADIsimPE ver. 8.0 を使用したのでこれまでと画像が若干異なる）

対地静電容量がマッチしているならCMRR の劣化は限定的

まずグラウンドに接続される静電対地容量C1, C2（図4 の部品番号で説明しています）を0pF～100pF、20pF ステップで変化させてシミュレーションしてみました。「対地静電容量」…だなんて強電用語を使ってみました（笑）。

入力容量／寄生容量としてはかなり大きい値（本来なら大体数 pF 程度のもの）ですが、容量の影響度がどれほどあるかというところで、この大きさでシミュレーションしてみました。端子間容量C3 はゼロのままとしてあります。

シミュレーションの結果を図6 に示します。0pF から20pF ステップで100pF までを、抵抗のカラーコード（茶・赤・橙・黄・緑・青）の色分けでプロットしてみました。このシミュレーション結果からみるに、対地静電容量値C1, C2がマッチしているのなら、CMRRの劣化は限定的といえるでしょう。

ともあれこのCMRRの劣化が「差信号𝑉𝑆𝐼𝐺が出力に増幅される増幅率𝐴𝑑𝑖𝑓𝑓」の低下による影響なのか（図5の回路の上半分）、それとも「本来出力に現れてほしくないコモンモード電圧𝑉𝐶𝑀の抑圧率𝐴𝑐𝑜𝑚𝑚」の低下による影響なのか（同じく図5の回路の下半分）を確認するシミュレーションをそれぞれ行ってみました。

差信号増幅率𝐴𝑑𝑖𝑓𝑓の低下を図7に、コモンモード電圧抑圧率𝐴𝑐𝑜𝑚𝑚の低下を図8にそれぞれ示します。

増幅率𝐴𝑑𝑖𝑓𝑓の変動は、OPアンプ（を模倣したLaplace Transfer Functionモデル。詳細はTNJ-036を参照ください）の非反転入力あたりで構成される、R1, C1（図4の部品番号）などでの1次LPFによる影響がおおきそうです。

コモンモード電圧抑圧率𝐴𝑐𝑜𝑚𝑚の変動は、同じく反転入力あたりで構成されるR3, R4, C2（図4の部品番号）などにより、OPアンプの位相余裕が低下するため出るピーキングです（このあたりの話しは結構複雑なので、TNJ-018などをご参照ください）。これらにより、

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として図6が得られているわけです。まあここは、「ふーん、限定的なのね」というところでご理解いただければと思います。

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図6. 静電対地容量を付加したときのCMRR劣化の周波数特性
（図4のC1, C2を同値で0pFから100pF まで、20pFステップで変化。C3は0pFとした)

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図7. 静電対地容量を付加したときの差信号増幅率𝐴𝑑𝑖𝑓𝑓
（シミュレーション条件は図6と同じ）

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図8. 静電対地容量を付加したときのコモンモード電圧抑圧率𝐴_{𝑐𝑜𝑚𝑚}
（シミュレーション条件は図6と同じ）

端子間容量はCMRRの低下に影響ない

つぎに端子間容量C3（図4の部品番号）を変化させ、対地静電容量C1, C2（同じく）はゼロのままとしてみました。

シミュレーションの結果を図9に示します。ここでも0pFから20pFステップで100pFまで、抵抗のカラーコードの色分けでプロットしてみました、が…、1dBまで縦軸を拡大しても「重なりあったまま」です。このシミュレーション結果からみるに、端子間容量はCMRRの劣化に影響を与えないことが分かります。

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図9. 端子間容量を付加したときのコモンモード電圧抑圧率𝐴_{𝑐𝑜𝑚𝑚}
（図4のC3を0pFから100pFまで、20pF ステップで変化。C1, C2は0pFとした）

ちょっとでも対地静電容量間のマッチングがずれるとCMRRは極端に劣化する

さて、つづいて現実的な条件として、対地静電容量C1, C2が非反転入力／反転入力それぞれで「差がある」ケースをシミュレーションしてみます、端子間容量C3はゼロに戻しました。ここでもそれぞれ図4の部品番号で説明しています。

シミュレーションの結果を図10に示します。色分けはC1 = 10pF、C2 = 10pFで同値としたものを赤のプロット、C1 = 10pF、C2 = 11pFでC2のほうを1pFプラスしたものを緑のプロット、そしてC1 = 10pF、C2 = 12pFでC2のほうを2pFプラスしたものを青のプロットで示します。

この結果は驚異的です（それこそDramatically = 劇的に…です）。たった1pF、10%の差を与えただけで140dB～130dBあったCMRRが（この条件で）1kHzで100dB程度まで、そして高域では30dB程度まで性能劣化してしまうのです！

ためしにC2 = 10.1pFとして、C2のほうを0.1pFだけプラスしてみたものも図10に黒のプロットで示してみました。たった1%の差だけでもこれだけ性能劣化するわけですね。

さらに図11では、対地静電容量のうち浮遊容量による寄生成分として、実際にアリそうな大きさC1 = 2pFとC2 = 2.2pFにして10%の差に設定してみました。この条件でも高い周波数になるとCMRRが30dBになってしまうことが分かります。この程度の容量差や寄生容量は、現実のプリント基板では生じがちなケースではないかと思います。このようにCMRRはかなり劣化するのですね…。

図10や図11のシミュレーション結果、これらのCMRRの劣化度合いをみてしまうと、図9までの検討は、なんだか「どうでもよいことを捏ねくり（こねくり）まわす」検討だったようなものですね…。

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図10. 対地静電容量C1, C2をアンバランスにしてシミュレーションしてみた
（赤：C1 = C2 = 10pF、緑：1pFの差異、青：2pFの差異、黒0.1pFの差異）

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図11. C1 = 2pFとC2 = 2.2pFで10%の差。縦軸／横軸のスケールは図10と同じ

対地静電容量のCMRRへの影響度の軽減方法を考える

ここまでの検討で、ちょっとでも対地静電容量間のマッチングがずれると、CMRRは極端に劣化することが分かりました。

これは厄介です…。前回の技術ノートTNJ-036でも、抵抗の誤差がCMRRの劣化要因であることを（暗に）以下のように

◆以下、TNJ-036からの引用◆

そこでRc1をプラス1mΩとして、1.000001kΩにしてシミュレーションしてみました。そうするとCMRR値として142.3dB程度が得られ、シミュレーション回路として正しく動作していることが確認できました。

とはいえ抵抗が「たった」1ppmずれるだけで、CMRRが140dB程度（なお𝐴𝑑𝑖𝑓𝑓は20dBあります）に低下してしまうわけですね…。

◆引用終了◆

として示しました。

抵抗の場合は、極端な言い方をすれば「目に見える／検討に加えられる／考慮に入れられる」素子といえるでしょう。一方でコンデンサ（ここまでの対地静電容量）は浮遊容量による寄生成分もあるわけで、たとえばパッケージのピン間や、半田付けパッドと内層のグラウンド・プレーンとの間など、それこそ想定外の要因が多々あります。ちょっと考えるだけでも、本当に厄介そうだと気がつくものといえるでしょう。

CMRRを最大化する補償回路構成は

CMRRが最大になるように補償したいと思っても、これまでの検討から、また図6のように（容量を完璧に同一にしても）CMRRの段つきともいえる若干のレベル変動が生じていることから、なかなか適切な補償は難しそうです。

対地静電容量のアンバランス状態でCMRRを最大化するため、図12のような補償回路が提案されています（たとえば参考文献[1]）。トリマ・コンデンサを変化させて、アンマッチを低減させましょうという回路です。

なお図12の回路では、C1がトリマ・コンデンサだとして図示されていますが、本技術ノートでは、このコンデンサC1が浮遊容量による寄生成分（図4のC1に相当）だとして固定にし、上側のコンデンサC2がトリマ・コンデンサ𝐶_{𝑇𝑅𝐼𝑀}だとして説明していきます。図12と図4と比較すると、図12では図4のC2相当をゼロにしています。

これがどれほどの性能を実現できるのか、つづいてシミュレーションでみてみましょう。

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図12. CMRRを最大化する補償回路構成
（W. Jung; OP Amp Handbook から引用）

CMRRを最大化する補償回路をシミュレーションしてみる

図13のように、ADIsimPEのモデルにトリマ・コンデンサ𝐶_{𝑇𝑅𝐼𝑀}に相当する部分を付加して（図13の回路図中のC7）、シミュレーションしてみます。

入力容量はそれぞれ、図4の部品番号でC1 = 3pF（図13のC4）, C2 = 2pF（同じくC3）として、1pFのズレを持たせた状態を設定します。

なおこれまでは、図4のC2（図13のC3）の容量のほうを大きくして検討していましたが、トリマ・コンデンサによる補償のしくみでは、図4のC1（図13のC4）のほうを大きくないと補償できません。そこでこの容量値にしてあります。現実の回路なら、C1側が大きくなるように付加コンデンサを接続することになるでしょう。

シミュレーション回路内の抵抗値はバランスするように戻した

ところで図5の回路や、TNJ-036での「Rc1をプラス1mΩとして1mΩの抵抗差」という説明のように、ここまではシミュレーション結果を収束させる（ゼロ除算にならないようにする）ため、抵抗に1mΩの差異を設定してありました。

この図13の回路では入力容量値がアンバランスであるため、Rc1を1kΩぴったりに戻してもシミュレーション結果は収束します。またトリマ・コンデンサの影響度だけを確認するためにも、Rc1を1kΩぴったりにしておくのが良いでしょう。そこで図13ではRc1 = 1kΩに戻して、抵抗値はバランスさせておきました。

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図13. CMRRを最大化するための
トリマ・コンデンサを追加したシミュレーション回路
（Multi Step解析をおこなうため、ここでは可変すべき容量C7 = 0Fとしてある）

CMRRを最大化させるトリマ・コンデンサ調整方法と同じ方法でシミュレーションを構成する

図13のシミュレーションの回路構成はCMRRを求めるのではなく、コモンモード電圧𝑉_𝐶𝑀の抑圧率𝐴_{𝑐𝑜𝑚𝑚}を求めるようにしています。これはCMRRを最大化させるトリマ・コンデンサの調整方法と同じなのです。この考え方を図14に示します。

実際の回路でトリマ・コンデンサを調整するには、このように接続して、コモンモード電圧𝑉_𝐶𝑀を加え、コモンモード電圧抑圧率𝐴_{𝑐𝑜𝑚𝑚}、もっと簡単にいうと出力𝑉_𝑂に現れる電圧が最小になるようにトリマ・コンデンサを調整します。シミュレーションもこれと同じ方法で実行させるわけです。

なお実際の回路でトリム調整をする場合に、加える信号の周波数は、CMRRが劣化してくる高周波領域、つまり規定の周波数帯域の上限周波数でおこなうことが良いでしょう。

まずはトリマ・コンデンサ無しでシミュレーションしてみる

この状態で、まずは「トリマ・コンデンサ無し」（図13のC7 = 0F）でシミュレーションしてみました。この結果を図15に示します。さきほどの「驚異的」という話しと同じなのですが、たった1pFのズレを持たせただけでも、コモンモード電圧抑圧率𝐴_{𝑐𝑜𝑚𝑚}は大幅に劣化しています。いちばん劣化しているところでは－20dB程度しかありません！

CMRRを最大化するにも現実的には無理がある

つづいてトリマ・コンデンサ（図13のC7）を接続してシミュレーションしてみました。シミュレーションは、トリマ・コンデンサの容量値を変化させて複数回実行する「Multi Step解析」という方法で行います。

いろいろ試行錯誤してみた結果として、CMRRが十分に改善する容量値は、本当に狭い範囲であることが分かりました。図16のようにトリマ・コンデンサの容量値を0.999pFから1.001pF、さらにそのステップも200ステップと非常に微細に設定してシミュレーションしてみました。この設定では、1ステップあたりインクリメントが何と！10aF（aは”atto”で10のマイナス18乗）です…。

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図14. CMRRを最大化するトリマ・コンデンサの調整方法。
シミュレーション方法も同じ構成になる
（トリマ・コンデンサ以外の容量は表記していない）

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図15. 図13の回路で入力容量の差を1pFとした条件での
コモンモード電圧抑圧率𝐴_{𝑐𝑜𝑚𝑚}のシミュレーション。
抵抗はバランスしてある

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図16. 試行錯誤の結果、
CMRRが十分に改善する領域に追い込んだシミュレーション設定

その設定でのMulti Step解析によるシミュレーション結果を図17に示します。1pFの対地静電容量のズレにおいて、コモンモード電圧抑圧率𝐴_{𝑐𝑜𝑚𝑚}が－130dB程度に回復するのは、Multi Step解析での「ほぼ1ステップの範囲内」程度、つまり10aFの変化になっています。またそのベストな状態から1ステップ前後、つまり0.00001pF（10aF）変化するだけでも、CMRRの変化（改善／劣化度合い）は10dBもあります…。

きもちを落ち着けて考えてみれば、CMRRを理想状態まで最適化しようとしても、現実的には無理がある／限界があるということです。図6などで見てきた140dBというレンジは10の7乗（電圧換算で）となりますから、これは0.00001%であり、それこそ無理がある／限界があるとお分かりいただけるものと思います。

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図17. トリマ・コンデンサを0.999pFから1.001pF として
200ステップで変化させたときのコモンモード電圧𝑉𝐶𝑀の抑圧率𝐴_{𝑐𝑜𝑚𝑚}

またひとつまえのTNJ-036でも示したように、1mΩの抵抗値差異、つまり抵抗が「たった」1ppmずれるだけで、CMRRは140dB程度に低下してしまいました。このときコモンモード電圧抑圧率𝐴_{𝑐𝑜𝑚𝑚}も－120dB程度になってしまいます…。そしてdBというのも「対数」なわけですので、本当に微小なあたりをチマチマやっていたわけですね。

実際の回路であれば、これ以外の誤差要因も大きいわけなので、CMRRは20dBから60dBあたりを目標として調整することになると思われます。

補償容量はどうやって決定するか

計算でCMRRをベストにするトリマ・コンデンサ値を求めることもできるでしょう。とはいっても、各部に寄生容量のある回路で、CMRRを式計算で得るのも式がややこしくなり、だいぶ無理がありそうです。

こんなことを考えると、SPICEシミュレーションの便利さが身に沁みる（しみる）ことになるわけですね。そこで現実解としてはMulti Step解析でのシミュレーションで、必要な容量のアタリをつけるのが良いでしょう。

まとめ

このようにディファレンス・アンプ、そしてその回路構成を応用した計装アンプでCMRRを高く維持しようとすることは、非常に難しいということがお分かりいただけたかと思います。

40dB…。「四十」と読んだとしても、実はそれは1%精度であり、これ以上の性能を達成しようとすると、それこそとんでもないマッチング精度が必要になるわけです。

現代の16ビット程度のAD変換システムでは、ダイナミック・レンジが100dB程度になりますが、コモンモード電圧が大きく、さらに高い周波数でのコモンモード電圧変動が大きい場合には、このCMRRの限界によってコモンモード電圧がAD変換システムにノイズとして現れてしまうことも気がつくと思います。

※

ということでTNJ-035から、重ね合わせの理とディファレンス・アンプ、そしてディファレンス・アンプの限界から計装アンプというストーリーで、この技術ノートを構成してきました。見た目は簡単な回路なのかもしれませんが、以外と奥深いこと、注意が必要なことがお分かりいただけたかと思います。

深圳市で出てきたコーク「さてその差; Differenceは？」

最後に「ディファレンス・アンプ⇒ Difference ⇒ 違い」ということで、図1の写真を探しているときに見つけた、深圳（Shenzhen）市のレストランで出てきたコカ・コーラをご紹介しておきましょう（図18）。外見のDifferenceは「漢字表記」というところです。味のDifferenceはどうだったのでしょう…。遥か昔という感じになってしまいましたので、さすがに忘れてしまいました（笑）。

この夕食は、台湾から来たFAEのチームと合流しての食事会でしたが、それでもそのときの、始めて彼らと会ったときの様子は、今でもよく覚えています。