CN0243

内部LOシンセサイザ、シンセサイザ/IQモジュレータ・インターフェースを備えた
ADRF6702 IQモジュレータ

ADRF6702 IQ モジュレータはいくつかの点でユニークなデバイスです。その並外れたダイナミック・レンジに加えて、フラクショナルN PLLも備えているので、25 kHz以下の間隔で刻まれたLO周波数ステップをプログラムすることができ、同時に、リファレンスからシンセサイザ出力までの位相ノイズが大きく増加するのを防ぐのに十分なだけ全体の周波数逓倍を小さくしておくことができます。

さらにADRF6702の特徴は、IQモジュレータの2分周アーキテクチャです。従来のIQモジュレータは必要なLOの1×でLO入力周波数を受け取ります。内部で、分散RCネットワークが単一のLO周波数入力から必要な同相および直交LO信号を生成します。これは受動RCネットワークなので、直交変調精度が達成される帯域幅が制限されます。また、直交精度を良くするには、外部LOのスペクトラルを純粋にする必要があります。この従来型のIQモジュレータアーキテクチャでは、LOの高調波が全体の変調精度を劣化させることがあります。このため、PLLシンセサイザを使ってIQモジュレータのLO信号を発生する場合、たいていはIQモジュレータのLO入力にシャープなバンドパスまたはローパスのフィルタが必要です。

ADRF6702の2分周LOアーキテクチャでは、内蔵された簡単なデジタル分周器を使用して、広い帯域で完全に近い直交信号が作られます。PLLシンセサイザは内部で2× LO を生成するので、PCBで周囲に分配する必要がなく、2× LOアーキテクチャは周波数成分ではなくLO信号のエッジにだけ鋭敏なので、シンセサイザとIQモジュレータのLOの間にフィルタは不要です。1× IQモジュレータのLO高調波の影響とLOフィルタの設計の詳細に関しては、CN-0134を参照してください。

サンプルされた信号からRFへ、全体的スパーフロア

Aベースバンド信号は、RF送信周波数までの過程でいくつかのステップを経由します。信号は（サンプルされた）不連続の領域から始まり、DACによってアナログ領域へと合成されます。このステップの結果は、DACによって生成されるイメージと歪みの積です。図2に示すように、歪みのない理想的DACは、変調する前にフィルタする必要があるベースバンド信号のイメージを生成します。AD9122に内蔵されているようなインターポレーション・フィルタを使用すると、イメージのエネルギーの大部分を抑制することができますが、DACとモジュレータの間のアナログ・インターフェース・フィルタはやはり必要です。ただし、DACのインターポレーションの次数とアナログ・フィルタの次数の間にはトレードオフがあります。つまり、DACのインターポレーション・レートが高いほど必要なアナログ・フィルタの次数が低くなり、またその逆も言えます。一例として、4×インターポレーションを使う場合、DACの出力のスペクトラムがどのように見えるかを図3に示します。

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RFにおける多数のスプリアス成分

シグナル・チェーンは、変調積、歪み積、およびLO周波数の整数倍の両方により、かなりのスプリアス成分をスペクトラムに追加することがあります。今までに述べたスプリアスの全ての可能性を考慮に入れると、スプリアスには以下の成分が含まれます。

(j × LO_freq) + (k × DAC_sample_rate) +

(l × DAC_NCO_freq) + (m × DAC_input_IF)

ここで、j、k、l、およびmは負の無限大から正の無限大までの整数です。

DAC/モジュレータ間の受動インターフェース・フィルタ

全体のスプリアス・スペクトラムを減らす鍵は、DACとIQモジュレータ間のアナログ・インターフェース・フィルタです。DACとIQモジュレータ間のインターフェース・フィルタの設計では、性能のいくつかの側面について考察する必要があります。

1. フィルタのトポロジー、次数、および3 dBカットオフ周波数
2. DCでは、DACからは、IQモジュレータの入力インピーダンスに並列なDAC終端抵抗（標準で100 Ω の差動インピーダンス）に等しい負荷インピーダンスが見えます。IQモジュレータのインピーダンスは多くの場合>1kΩ なので、一般にシャント抵抗をIQモジュレータの入力両端に使って、ソースに近い値の負荷インピーダンスを与えます。フィルタのソース・インピーダンスと負荷インピーダンスが等しくない場合、信号パターンの寄生成分同様、フィルタの通過帯域に不要なリップルを追加することがあります。
3. PCBのレイアウト。図4に示すように、ADRF6702 IQ モジュレータのIおよびQのベースバンド入力は、デバイスの両端に位置しています。点線で囲んだ円内のフィルタのレイアウト領域に注意してください。DACの出力信号をこれらのピンに配線するには、パターンを上方に引き、次に下方に引いてADRF6702のベースバンド・ピンに到達させる必要があります。これらの差動信号のパターンは等しい長さにし、どんな方向変更も45°の角度を使って行います。これらの推奨事項を守らないと、フィルタ応答の帯域内リップル、位相、または振幅応答が劣化することがあります。このフィルタ・トポロジーでは、コンデンサは差動で（信号経路をまたいで）使用、あるいは信号経路のパッドからグラウンド・パッドへフィルタ・コンデンサを配置して同相接続で使用できることに注意してください。条件によっては差動コンデンサより同相コンデンサの方が性能を改善します（この回路ノートの後の方で解説します）。
4. フィルタから最適性能を得るには、これらのパターンを差動で100 Ω 、つまりラインあたり50 Ω にします。標準的なFR4の素材の場合、50 Ωのラインは2:1のT/W比から得られることに注意してください。もっと高いインピーダンス・ラインが必要な場合、ラインのインピーダンスはT/W（T = 基板の層の厚さ、W = パターンの幅）の非線形関数であることに留意する必要があります。ラインが細いほど、ラインのインピーダンスは高くなります。標準的なFR4のレイヤの厚さでは、100 Ω ラインは非常に細くなることがあり、多くの場合、最小設計限度に近くになります。これに対する解決策の1つはパターンの下のグラウンド・レイヤを無効にして、PCBの3番目のレイヤに別のグラウンド・レイヤを置くことです。これでTが実効的に2倍になり、パターンの幅を広くすることができます。

DAC_MODインターフェース・フィルタのトポロジー

差動入力インピーダンスと出力インピーダンスが100 Ω となる5次の最大平坦バタワース応答を与える代表的トポロジーを図5に示し、実際の応答を図6に示します。このフィルタはソースと負荷に4.6 pFのコンデンサを使います。

この大きさのコンデンサの値（<20 pF ）はカットオフ周波数が高いフィルタでは標準的です。このような小さな値のコンデンサを使うときは、寄生要素が応答に大きく影響することがあります。

DACと歪みに関係したスプリアス成分

DACのインターポレーション・フィルタを使用すると、それだけでモジュレータの入力のスプリアス成分と、したがってRFでのスプリアス成分を減らすことができます。それでもかなりのスプリアス成分が残ることがあります。以下の条件でのIQモジュレータのRF出力のスペクトラムを図7に示します。

FLO = 1940 MHz

DAC入力データ・レート = 300 MSPS

DACインターポレーション = 4×

DAC NCO周波数 = 150 MHz

DAC入力IF周波数 = 8 MHz

最強のスプリアス成分（2098 MHz の基本波は除く）は、DACクロックの2×成分の2400 MHzであることに注意してください。これはおそらくDACクロックのスペクトラムをいくらか含むDAC出力の同相および差動成分に起因します。IQモジュレータの入力の同相除去によりこの信号の大部分は除去されますが、まだかなりのエネルギーが含まれています。次に高い2つのスパー（2062 MHzおよび2242 MHz）も、DACクロックのスパーと関係しているように見えます。2242 MHz のスパーは2 × (DACクロック – DAC の基本周波数) = 2400 – 158として容易に識別されます。2062 MHz のスパーはそれほど明らかではありませんが、(3 × LO) − (3 × DACクロック) − 158 = 5820 − 3600 − 158であるように見えます。解析が正しければ、IQモジュレータの入力のDACクロックの同相成分を抑えることができれば、スパーを大きく減らせるはずです。

差動バタワース・フィルタを用いると、図8に示すように、スパーのレベルが大きく減少します。最強のスパーは依然として2062 MHz、2242 MHzおよび2× DACクロックのスパーの2400 MHzです。3つのスプリアス成分は全て大きく減少しました。

DAC/IQ モジュレータのインターフェースの同相除去は多くの場合インターフェース・フィルタのトポロジーを変えることにより改善することができます。図9では、入力と出力の4.7 pF コンデンサは、フィルタ入力の両側およびフィルタ出力の両側からグラウンドへの同相コンデンサ（9.0 pF）によって置き換えられています。これによって差動フィルタ・モードの全体的応答を変えることなく、このボードのRFでの全体的なスプリアス成分に影響を与えます。

前に述べた2062 MHzと2242 MHzの高調波はさらに数dB減少し、2× DACクロック成分はノイズフロア近くまで約15 dB減少しました。

シンセサイザの経路とPLLの位相ノイズ

図1に示すように、この回路は１個の外部リファレンスを使って、AD9122 DAC のサンプル・クロックとADRF6702内部のPLLのリファレンス・クロックを生成します。これを柔軟に行うのにAD9516が基本的な役目を果たします。AD9516はPLLとVCOを内蔵しています。多数の出力も備えており、差動のLVPECL、LVDSまたはシングルエンドCMOS向けにプログラムすることができ、各出力経路に分周器を独立に設定できます。この回路では、これらの出力経路のひとつがDACクロックに使われ、別の出力がADRF6702内部のフラクショナルN PLLのリファレンス入力に使われます。

ADRF6702内部のフラクショナルPLLを使うと利点が2つあります。ひとつには、フラクショナルPLLにより出力LOを微調整することができます。一例として、入力周波数が38.4 MHz 、ADRF6702のプログラムされたMOD値が1536の場合、LOは25 kHz 刻みでプログラムすることができます。2つ目の利点は、リファレンス周波数はLO周波数/分周比に等しくする必要はなく、それよりはるかに高くすることができ、したがって分周比を小さくできることです。出力位相ノイズはリファレンスの位相ノイズに分周比を掛けたものの関数なので、RFの位相ノイズが本質的に低くなります。

シンセサイザ・システムの主要な指標の一つが、個々のPLLおよび分周器によって追加される位相ノイズの大きさです。　測定を行っているスペクトラム・アナライザのノイズフロア（緑色のパターン）、リファレンス・ジェネレータの位相ノイズ（赤色）、および1940 MHz のLOによる1961 MHz のRF周波数での出力トーンの位相ノイズ（黄色）を図10に示します。AD9516内部のPLLとADRF6702の組み合わせは、明らかに高い近接位相ノイズ（キャリアからのオフセットが500 kHz 未満）を発生しますが、システムに対して大きな広帯域ノイズを増加させることはありません。AD9516とADRF6702両方のVCOのループ・フィルタは、測定回路で約100 kHz の帯域幅に設定されています。近接位相ノイズは、これらのループ・フィルタの帯域幅を狭くすることにより減らすことができます。システムの仕様を確認して、目的のシステムではどれだけの近接ノイズを許容できるか決定します。