智慧GaN降壓控制器設計——第2部分：配置和優化

作者：ADI資深產品應用工程經理 James R. Staley


問題:

相較於智慧近零死區時間模式，在電阻設定模式下採用 35 奈秒死區時間，會對氮化鎵場效應電晶體的熱性能產生何種影響？

Smart GaN Buck Controller Designs—Part 2: Configuration and Optimization

答案:

為了提供正確的死區時間延遲，傳統上是在控制器中內建固定的預設延遲，或透過外部元件進行一定程度的調整。這種調整需要充分考慮特定FET元件的特性，防止因過驅而造成損壞。此一調整過程可能非常耗時，而且難以準確衡量。為了優化導通和關斷擺率與延遲，必須高度重視測量技術。精確的測量能夠確保系統在實現最大功率輸出的同時，將損耗降至最低，並有效避免損壞開關元件。

引言

本系列文章的第一部分討論了理解開關電源底層物理原理的重要性，並介紹如何透過物理的方式適當地測量元件的性能表現。在實驗台上搭建好電路之後，真正的工作便將開始。與單晶片IC設計不同的是，控制器用於驅動各種開關元件，因此必須進行一定程度的調整以確保達到最佳性能。如果測量技術不再是問題，閘極和開關波形將能提供有價值的資訊，指出哪些元件值需要修改，以防止損壞氮化鎵(GaN) FET，並促使運行效率達到最優。

優化閘極連接

為了抑制峰值過沖，應增大閘極上拉電阻的值。如果閘極緩慢上升且無過沖，則FET不會受損，但控制器會延遲導通或關斷以維持設定的死區時間，進而導致與過大閘極電阻相關的轉換損耗增加。為了解決這個問題，應減小閘極上拉電阻。請參見圖1來瞭解閘極電阻對波形的影響。上方波形顯示了使用純PCB佈線的閘極測量結果，即頂部和底部閘極（TG和BG佈線）的上拉和下拉電阻均為0 Ω。下方波形顯示了頂部和底部閘極的上拉和下拉電阻均為10 Ω的測量結果。考慮到理想開關應實現暫態轉換，因此在整個輸入電壓和輸出電流範圍內，快速上升且略有過沖（在限值以內）的波形，比過阻尼的閘極波形更為可取。閘極下降波形過沖同樣可以透過增大或減小閘極下拉電阻來調整。中間波形在以上兩種情況之間取得了良好的平衡：一方面避免了與0 Ω情況相關的過沖，另一方面又不至於像10 Ω情況那樣為消除全部過/下沖而導入過多延遲。上拉/下拉線路分離的一個主要優點是能夠分別調整每個電阻。請注意，在圖1的中間波形中，2 Ω上拉電阻足以抑制過沖；但在圖2中，只需1 Ω下拉電阻，即可糾正頂部和底部閘極的上方波形所示的下沖。

Figure 1. The effect of series resistance on gate slew (SW rising) TG: top gate; BG: bottom gate. The top figure shows PCB trace for gate connection (0 Ω). The middle figure shows optimized gate resistance. The bottom figure shows all gates with 10 Ω in series with gate drive pins. The most critical value for the SW node rising is R<sub>TGPULL-UP</sub>.
圖1.串聯電阻對閘極擺率（SW上升）的影響。TG：頂部閘極；BG：底部閘極。上方圖形顯示利用PCB佈線進行閘極連接(0 Ω)的測量結果。中間圖形顯示優化閘極電阻的測量結果。下方圖形顯示所有閘極皆有10 Ω電阻與閘極驅動接腳串聯的測量結果。對於SW節點上升，最關鍵的值是 RTGPULL-UP。
Figure 2. The effect of series resistance on gate slew (SW falling) TG: top gate; BG: bottom gate. The top figure shows the PCB trace for gate connection (0 Ω). The middle figure shows the optimized gate resistance. The bottom figure shows all gates with 10 Ω in series with gate drive pins. The most critical value for the SW node falling is R<sub>TGPULL-DOWN</sub>.
圖2.串聯電阻對閘極擺率（SW下降）的影響。TG：頂部閘極；BG：底部閘極。上方圖形顯示利用PCB佈線進行閘極連接(0 Ω)的測量結果。中間圖形顯示優化閘極電阻的測量結果。下方圖形顯示所有閘極皆有10 Ω電阻與閘極驅動接腳串聯的測量結果。對於SW節點下降，最關鍵的值是 RTGPULL-DOWN。

佈局不當或閘極電阻阻尼設計過於保守，都會帶來不良後果。即使從閾值角度保證死區時間接近於零，若轉換時間較長，轉換損耗也會增加，進而侵佔整體效率預算。採用FLIR成像裝置進行的熱分析證實了這一點。圖3非常清楚地顯示，在之前的測量中，0 Ω和10 Ω電阻之間的溫升接近40°C。表示在FET承受的熱應力尚未超過限值之前，可用功率預算已經出現損失。還有一個需要關注的問題是，底部閘極可能會虛假導通。這種現象表現為振鈴波形出現異常膨脹，逐漸接近底部FET的閾值電壓。兩個FET同時導通絕非好現象！LTC7890 和LTC7891具有低阻抗閘極驅動器，有助於防止這種情況，但仍應優化底部閘極下拉電阻。優化閘極驅動位準的過程可確保FET在所有條件下都能使用智慧近零死區時間安全切換，但其他模式或死區時間應如何驗證呢？

Figure 3. Thermal capture of transition losses due to gate resistance. The top image is taken at 24 V<sub>IN</sub> and 12 V<sub>OUT</sub> at 10 A using PCB trace resistance on all gate traces, resulting in a peak temperature of 52.1°C on the top FET. The bottom image shows identical conditions with 10 Ω of resistance on all gate traces. The top FET increases to 93.4°C with no additional power at the output.
圖3.閘極電阻引起的轉換損耗的熱圖像。上方圖像是在24 VIN、12 VOUT、10 A條件下獲得的，所有閘極佈線使用PCB佈線電阻，導致頂部FET的峰值溫度為52.1°C。下方圖像是在相同條件下獲得的，不過所有閘極佈線使用10 Ω電阻。頂部FET溫度升高至93.4°C，輸出功率未增加。

選擇死區時間延遲

在某些情況下，設計人員可能會選擇或被要求使用一定量的死區時間。LTC7890和LTC7891具有三種死區時間控制模式，如表1所示。智慧近零死區時間伺服模式以嚴格的時序控制適當的閘極，確保不會殘留任何破壞性的能量水準。自我調整閘極到閘極死區時間模式使用閘極本身存在的開爾文檢測閾值，將死區時間穩定控制在默認的20 ns。RSET可程式化死區時間模式使用相同的內部邏輯，但允許將預設的20 ns值在7 ns到60 ns範圍內進行精密調整。如果使用另外兩種配置中的任一種，則需要使用閘極訊號將觸發閾值設定為1 V，以驗證時序是否按預設執行。

表1.DTC模式配置
死區時間控制(DTC)模式 DTCA DTCB 死區時間(ns)
智慧近零DTC INTVCC 0 (典型值)
自我調整DTC GND 20 (典型值)
RSET DTC 10 Ω 至 200 kΩ 10 Ω 至 200 kΩ 7 至 60

選擇死區時間時，需要權衡多個因素。為了盡可能降低損耗，應使用智慧近零死區時間並依靠智慧檢測和伺服架構，以最高效率實現盡可能高的功率密度。瞭解如何設定並透過適當的測量驗證死區時間已接近零之後，這通常是最佳選擇。圖4顯示了在優化閘極電阻的情況下，近零死區時間的實際效果。沒有可見的反嚮導通時間，並且沒有使用並聯蕭特基二極體來保護GaN FET，避免了額外的損失。因此，電路效率達到最大，熱應力降至最小。然而，如果設計規範要求比近零更長的某個有限量死區時間，則可使用自我調整模式，其支援彈性設定任意值，以獲得所需的舒適餘裕。不過，這會導致GaN FET功率損耗增加，產生更多熱量，如圖5所示。造成這種額外要求的原因可能是管理層在工程上的保守策略，或者工程師不願過度偏離傳統的MOSFET設計規範。無論如何，LTC7890和LTC7891都為用戶提供了充分的選擇自由，以適應各種具體需求。當死區時間延長時，務必使用熱成像裝置，記錄極端工作條件下FET的效率和峰值熱點溫度。此舉是為了在預期的工作環境條件下，維持必要的熱餘裕。與閘極電阻一樣，死區時間對FET承受的峰值熱應力有直接而明顯的影響。在12 VOUT、10 A的測試條件下，使用優化的閘極電阻時，頂部FET的峰值溫度為56.3°C。這表示相對於0 Ω PCB佈線，溫度上升了3°C，但考慮到瞬態期間不存在過壓應力導致FET損壞，如此的溫升是合理的。然而，當使用RSET模式將死區時間增加到35 ns（無智慧近零或自我調整控制的控制器的常見值）時，在相同輸出功率下，溫度增加10°C以上，達到66.5°C，而且兩個FET上都是如此（圖6）。顯然，在這方面採取保守策略的代價是效率降低和熱量增加，進而壓縮功耗預算。如果採用智慧近零功能，等量的熱損耗便可轉化為數十瓦的額外輸出功率。因此，在確定死區時間的舒適餘裕時，究竟應優先遵循傳統做法，還是優先考慮實證資料？這值得我們深思。

Figure 4. Smart near-zero dead time control transitions using optimized gate resistance. Note there is no visible reverse conduction region showing on switch node with this mode enabled to actively control dead time.
圖4.智慧近零死區時間控制轉換，使用優化的閘極電阻。請注意，致能此模式主動控制死區時間時，開關節點上沒有顯示可見的反嚮導通區域。
Figure 5. 35 ns dead time R<sub>SET</sub> mode transitions using optimized gate resistance. The dead time is precisely controlled but the reverse conduction periods reflected in the switching waveforms are clearly visible at 2 V, resulting in considerable losses.
圖5.35 ns死區時間RSET模式轉換，使用優化的閘極電阻。死區時間控制精確，但開關波形中反映的反嚮導通週期在2 V時清晰可見，由此產生了相當大的損耗。
Figure 6. Thermal capture of transition losses due to dead time modes. The top image is taken at 24 V<sub>IN</sub> and 12 V<sub>OUT</sub> at 10 A using smart near-zero dead time mode and optimized gate resistance, resulting in a peak temperature of 56.3°C on the top FET. The bottom image shows identical conditions with 35 ns (typical) dead time configured in R<sub>SET</sub> mode. Both FETs increase in temperature to 66.5°C with no additional power delivered at the output.
圖6.死區時間模式導致的轉換損耗的熱圖像。上方圖像是在24 VIN、12 VOUT、10 A條件下獲得的，使用智慧近零死區時間模式和優化的閘極電阻，導致頂部FET的峰值溫度為56.3°C。下方圖像是在相同條件下獲得的，不過使用RSET模式，配置了35 ns（典型值）死區時間。兩個FET的溫度均升至66.5°C，輸出功率未增加。

開發過程中，可以從ADI提供的評估參考設計入手，搭建合理的佈局。然後，透過嚴謹的基準測量技術來測量和驗證設計。如此，開發者最終將獲得一個適合產品化的可靠設計電路。在此過程中，按照本文所述的程式和技術收集資料，可確保資料是準確可信的。深入理解各種權衡因素及其平衡方法之後，工程師更能決定採用何種工作模式、使用什麼外部元件值，更重要的是，他們能清楚地知道為何要作出這些決策。如此一來，不僅能縮短設計週期，減少昂貴的反覆運算過程，還能有效減少系統設計中的挫折。

結語

在寬頻隙技術領先廠商的持續推動下，GaN技術正迅速發展，每一代產品的 CG × RDS(ON)品質因數都逐漸有所提升。雖然元件尺寸、電容和導通電阻會隨著每次反覆運算而發生變化，但對運行狀況進行可靠測量與驗證的正確方法始終未變。為了確保設計穩健，並在極端工況下具有足夠的安全餘裕，在試驗台上對原型進行運行驗證仍然是不可取代的關鍵環節。如果設計方案符合資料手冊的指導原則，佈局佈線嚴格參考了評估板方案，測量方法也依據本文提供的建議進行，那麼「一次成功、無需重工」的可能性將大幅提高。