3V/5Vの単一電源で最適に動作するデュアルコンパレータ、伝搬遅延は4.5ナノ秒で消費電流は4mA

3V/5Vの単一電源で最適に動作するデュアルコンパレータ、伝搬遅延は4.5ナノ秒で消費電流は4mA

著者の連絡先情報

Generic_Author_image

Joseph Petrofsky

はじめに

LT1720」は、3V~5Vの単一電源で最適に動作するように設計されたデュアルコンパレータICです。UltraFast技術を採用した製品であり、伝搬時間はわずか4.5ナノ秒に抑えられています。また、低消費電力の製品でもあり、コンパレータ1個あたりの消費電流は4mAです。内部ヒステリシスを備えているため、変化が遅い入力信号にも簡単に対応することができます。6GHzに対応する相補型のバイポーラ・プロセスで製造することにより、消費電力を抑えつつ、従来にない速度を実現しました。表1は、LT1720の主な仕様についてまとめたものです。

表1. LT1720の代表的な仕様(TAは25°C)
パラメータ 条件
伝搬遅延 オーバードライブ:20mV 4.5ナノ秒
伝搬遅延 オーバードライブ:5mV 7ナノ秒
電源電流 VCC = 5V 4mA(コンパレータ1個あたり)
電源電圧 全温度範囲に対する上限/下限 2.7V~6V
入力電圧範囲 全温度範囲に対する上限/下限 -0.1V~(VCC - 1.2V)
入力オフセット電圧 VCC = 5V、VCM = 1V 1mV
入力換算ヒステリシス VCC = 5V、 VCM = 1V 3.5mV
出力電圧(ロー) ISINK = 10mA 最大0.4V
出力電圧(ハイ) ISOURCE = 4mA 最小(VCC - 0.4V)

LT1720のパッケージはSO-8です。コンパレータ1個あたり3本のピンと、電源ピン、グラウンド・ピンを備えています。なお、同じ高速プロセスを採用した製品として「LT1394」も提供しています。こちらも単一電源で動作するコンパレータであり、2本の相補出力と内部ラッチを内蔵することにより完全な機能を実現しています。

LT1720は高速、小型、低消費電力の製品であり、単一電源の様々な高速アプリケーションで利用可能な汎用性の高いビルディング・ブロックだと言えます。代表的な用途としては、クロック発生器、ウィンドウ・コンパレータ、タイミング・スキュー発生器、一致検出器(coincidence detector)、パルス・ストレッチャなどが挙げられます。

内部回路の詳細

図1は、LT1720が備えるコンパレータ(2個のうち1個)の回路構成を示したものです。ご覧のように、差動入力+IN/-IN、出力OUT、正の単一電源VCC、グラウンドGNDの各ピンが存在します。2つのコンパレータは完全に独立して動作しますが、電源ピンとグラウンド・ピンは共有しています。回路のトポロジは、差動入力段、ヒステリシスを備えるゲイン段、共通エミッタの相補型出力段で構成されています。内部の信号パスでは全体にわたって振幅の小さい電圧をやり取りします。それにより、消費電力を抑えつつ高速性を実現しています。

図1. LT1720のブロック図

図1. LT1720のブロック図

入力段のトポロジは、入力ダイナミック・レンジを最大限に高められるようになっています。レールtoレール入力のコンパレータによく見られる2つの完全な入力段のように、消費電力が多く、複雑で、ダイの面積が大きくなるといった問題はありません。LT1720は、電源電圧が2.7Vの場合でも、1.6Vという十分な入力コモンモード範囲を提供します。差動入力電圧範囲はレールtoレールであり、競合品に見られるように多くの入力電流が流れることはありません。また、入力段には位相反転保護回路も用意されています。そのため、-100mVというコモンモード電圧の制限を下回る電圧に入力が駆動された場合でも、出力が誤った値になることはありません。

内部ヒステリシスは、ゲイン段を囲む非線形な正のフィードバックによって実現されます。信号パスは、このポイントまでは完全な差動型です。その後、信号パスは2つの駆動信号経路に分かれ、上側と下側の出力トランジスタに入力されます。2つの出力トランジスタは共通エミッタの構成で接続されており、レールtoレールの出力動作を実現します。ショットキー・ダイオードを利用したクランプ動作により、出力電圧は電源レールから約300mVまでの範囲に制限されます。この値は、アナログ・デバイセズのレールtoレール・アンプやその他の製品では50mVあるいは15mVまでとなっています。つまり、それとは異なるレベルの値ですが、コンパレータの出力はデジタル信号なので、この出力段によってTTL(Transistor-transistor Logic) やCMOSのデバイスを直接駆動することができます。また、後ほど示すアプリケーションの例のように、多様な負荷を駆動することが可能です。

出力段のバイアスの条件と信号の振幅については、それぞれの出力トランジスタがオンになるよりもオフになる方が高速になるように設計されています。それにより、遷移の際に発生するVCCからグラウンドへの電流サージがほとんど生じなくなっています。また、出力がトグルする周波数が高い場合でも、消費電力を少なく抑えることが可能です。実際、内部周波数に依存する消費電流は、出力にわずか15pFのコンデンサを接続した場合と同等です。LT1720はサージ電流が少ないので、高速のアプリケーションでも良好な動作を維持することができます。

内部ヒステリシス

LT1720は内部ヒステリシスを備えているので、高速コンパレータが最も不安定になる線形領域の存在を排除することができます。図2に、同ICの入出力伝達特性を示しました。この図は、測定可能な2つのトリップ・ポイントに基づくVOSとVHYSTの定義を表しています。ヒステリシスの幅は3.5mV(代表値)なので、入力の変化が遅い場合でもLT1720は良好に動作します。

図2. ヒステリシスの入出力特性

図2. ヒステリシスの入出力特性

ヒステリシスの正確な値は、製造ばらつきによってデバイスごとに異なります。LT1720の仕様としては、全温度範囲を対象とした上限値と下限値が保証値として定められています。また、ヒステリシスの値は、電源電圧やコモンモード電圧の変動によってもわずかに変化します。コンパレータを使用し、一方向だけが閾値を超えていることを検出する場合、そのトリップ・ポイントだけが重要になります。多くのコンパレータ製品はそうなのですが、オフセット電圧が安定であってもヒステリシスのレベルが予測不能であれば役に立ちません。この点に関し、LT1720は既存のコンパレータ製品と比べて何倍も優れています。図3は、LT1720における標準的な電源電圧と入力電圧の関係を示したものです。80dBという標準的な電源電圧変動除去比(PSRR)に対応し、VOSのシフト量はわずか320µVとなります。

図3. LT1720のヒステリシス。電源電圧の変動の影響を受けにくくなっています。

図3. LT1720のヒステリシス。電源電圧の変動の影響を受けにくくなっています。

速度の制限

LT1720は、高速のアプリケーションに最適なコンパレータ製品です。ただ、いくつかの制限については理解しておく必要があります。同ICには、入力速度の制限、出力速度の制限、内部速度の制限という3つの制限が存在します。

入力速度の制限については、入力ノードのシャント容量以外に重要な要素はありません。容量が2pF(代表値)の入力ノードを適切に駆動すれば、LT1720は問題なく応答します。

出力速度は、出力トランジスタによって得られるスルー電流によって制限されます。消費電力の少ない静止動作を維持するために、LT1720の出力トランジスタは25mA~45mAの標準的なスルー電流を供給できるサイズで設計されています。これであれば、小さな容量性負荷やロジック・ゲートの入力を非常に高速に駆動することが可能です。但し、容量性負荷が重い場合、スルー・レートは大幅に低下します。伝搬遅延tPDは、出力電圧が電源電圧の1/2に達するまでの時間として定義されます。LT1720ではスルー電流の値が固定であり、入力オーバードライブが20mVであったとすると、電源電圧が5Vの場合よりも3Vの場合の方が高速になります。

内部速度の制限は、ばらつき(dispersion)として現れます。すべてのコンパレータにはある程度のばらつきがあります。このばらつきは、入力オーバードライブに対する伝搬遅延の変動として定義されています。LT1720の伝搬遅延はオーバードライブによって変化します。オーバードライブが20mVの場合で4.5ナノ秒(代表値)、5mVの場合で7ナノ秒(同)です。LT1720の場合、ばらつきの主な要因はヒステリシス段にあります。極性の変化した信号がゲイン段に到達すると、ヒステリシス段の正帰還は利用可能なオーバードライブから差し引かれます。信号がゲイン段を介して前方に伝搬し、ヒステリシス段を介して後方に、そして再びゲイン段を介して前方に伝搬するための十分な時間が確保できるケースがあります。その場合だけ、出力段はヒステリシスがない場合と同じレベルのオーバードライブを受け取ります。

LT1720では、オーバードライブが5mVである場合、5Vの電源を使用した方が3Vの電源を使用するよりも高速になります。オーバードライブが20mVの場合にはその逆になります。このことは、内部速度の制限に起因しています。逆バイアス電圧が高くなると接合容量が減少することが主な理由で、ゲイン段は3Vよりも5Vで高速になるということです。

後ほど例を示しますが、多くのアプリケーションでは十分な入力オーバードライブが得られます。オーバードライブのレベルが低いアプリケーションでも、LT1720は十分に高速に動作します。2.5ナノ秒(= 7 - 4.5)の絶対ばらつきは無視できるほど小さいと言えます。

LT1720のゲイン段とヒステリシス段はシンプルで、経路が短く、高速です。そのため、ばらつきが最小限に抑えられます。セルフ・ラッチは、低消費電力の完全差動段つまりはシグナル・チェーンの初めの部分で生じます。そのため、多くのアプリケーションで有効に活用できます。また、1つのコンパレータ内、電源ライン上、あるいは同一パッケージ内の他のコンパレータなど、回路の他の部分からの擾乱に対して高い耐性を発揮します。高速の信号がヒステリシスをトリップすると、ヒステリシスのないコンパレータでは問題が生じるおそれのある外的な影響を受けることなく、出力が適切に応答します。

アプリケーションの例

ここからは、LT1720を活用した代表的なアプリケーションの例を紹介していきます。

水晶発振回路

図4に示したのは、シンプルな水晶発振回路の構成例です。LT1720が内蔵する2つのコンパレータのうち、一方だけを使用しています。2kΩと620Ωの抵抗は、コンパレータの非反転入力のバイアス・ポイントを設定するために使用しています。0.1µFのコンデンサ、2kΩ、1.8kΩの抵抗で構成される部分は、出力に基づいてコンパレータの反転入力に適切なDC平均レベルを設定する役割を果たします。水晶振動子のパスにより共振/正帰還が実現され、安定した発振が得られます。LT1720では、一方の入力がコモンモード範囲を外れている場合でも適切なロジック信号が出力されます。ただ、そのように動作する場合には追加の遅延が発生し、スプリアス動作モードになる可能性があります。そのため、入力のDCバイアス電圧をLT1720のコモンモード範囲の中央付近に設定すべく、220Ωの抵抗によって非反転入力への帰還信号を減衰させています。この回路は、2.7V~6Vの電源で動作します。水晶振動子としては、周波数が1MHz~10MHzでATカットの任意の製品を使用できます。

図4. 1MHz~10MHzに対応するシンプルな水晶発振回路

図4. 1MHz~10MHzに対応するシンプルな水晶発振回路

図4の回路の出力デューティ・サイクルは約50%です。この値は抵抗の許容誤差の影響を受けます。それよりは軽度ですが、コンパレータのオフセットとタイミングによる影響も受ける可能性があります。

続いて、図5の回路をご覧ください。この回路では相補ペアの出力が生成されますが、そのデューティ・サイクルは強制的に50%に設定されます。水晶振動子は狭帯域の素子であり、非反転入力への帰還は、方形波の出力をフィルタリングしたアナログ・バージョンだと表現することができます。そのため、非反転経路のリファレンス・レベルを変化させることにより、デューティ・サイクルを変化させることが可能です。コンパレータC1は、先ほどの例と同じように動作します。一方、コンパレータC2はC1と同じ2つのノードを入力として使用します。但し、逆の入力極性で比較を行うので相補出力が生成されます。オペアンプA1は、出力の帯域幅が制限されたバージョンを比較し、C1の反転入力にバイアスをかけます。C1の応答に対する自由度はパルス幅の変化だけです。そのため、出力のデューティ・サイクルは強制的に50%になります。この回路では、2つの遅延の値が一致していることとレールtoレール出力を活用することで、目的とする機能を実現しています。

図5. 相補出力を備え、50%のデューティ・サイクルを実現する水晶発振回路

図5. 相補出力を備え、50%のデューティ・サイクルを実現する水晶発振回路

更に、図6の回路をご覧ください。これは、LT1720が備える2つの独立したコンパレータをフルに活用する例です。波形がオーバーラップしない(立上がり、立下がりが重ならない)2つのクロックを生成する水晶発振回路を実現しています。コンパレータC1は、上述した例と同じような形で発振します。一方、コンパレータC2はリファレンス・レベルが低いので、その出力は異なるタイミングでトグルします。各抵抗の値を調整することで、出力パルスのハイの期間を分離する度合い(オーバーラップを避けるための時間)を設定することができます。図に示した値を使用した場合、各出力のデューティ・サイクルはハイが44%、ローが56%となります。これであれば、それぞれのハイのパルスがローに変化する際に2ナノ秒という間隔を確保することができます。つまり、図7に示したような2つの出力が得られます。

図6. オーバーラップしないクロックを生成する水晶ベースの回路

図6. オーバーラップしないクロックを生成する水晶ベースの回路

図7. 図6の回路の出力。オーバーラップが生じていないことがわかります。

図7. 図6の回路の出力。オーバーラップが生じていないことがわかります。

オペアンプA1の部分はオプションの回路です。この帰還回路を使用すると、出力のデューティ・サイクルを強制的に等しくすることができます。コンパレータC2に設定したリファレンス・レベルは、同C1に設定したレベルより低くなっています。そのため、定常状態のデューティ・サイクルは50%ではなく、44%になります。なお、A1の回路を追加しても、各出力がハイになる時間の割合が同じになるように調整されるだけです。ただ、このことは、同一のセトリング時間を必要とするスイッチング回路では重要になる可能性があります。2つの出力間の相対位相が正確に180°になるよう調整することはできません。なぜなら、水晶振動子で駆動される入力ノードの信号は正確な正弦波ではないからです。

タイミング・スキュー発生器

LT1720は、差動タイミング・スキューが重要なアプリケーションにとっての最適な選択肢です。その理由はいくつかあります。同ICの場合、1つのパッケージ内に2つのコンパレータが集積されています。それらは、本質的によくマッチングしており、ΔtPDの代表値はわずか300ピコ秒です。モノリシックの製品なので、電源電圧と温度に対して十分にマッチングした遅延が維持されます。モノリシックのデュアルコンパレータは、通常はコンパレータ間のクロストークという面では不利になります。しかし、LT1720の場合、内部ヒステリシスが設けられているため、タイミングへの影響は最小限に抑えられます。

図8に示したのは、差動タイミング・スキューを得るための基本的なビルディング・ブロックです。2.5kの抵抗は、2pFの入力容量(代表値)と相互作用するので、少なくとも±4ナノ秒の遅延が生じます。ただ、これはポテンショメータの設定によって制御することが可能です。2つの回路は、それぞれ差動とシングルエンドの構成を表しています。差動構成では相互作用は無視でき、出力のエッジはΔt = 0まで滑らかにスクロールします。

図8. タイミング・スキューを生成する回路。LT1720を使用することで簡単に構成できます。

図8. タイミング・スキューを生成する回路。LT1720を使用することで簡単に構成できます。

高速波形サンプラ

続いて紹介するのは、高速波形サンプラの実装例です。図9の回路では、ダイオード・ブリッジ型のスイッチを使用し、クリーンかつ高速に波形のサンプリングを行います。ダイオード・ブリッジは固有の対称性を備えているので、半導体ベースの他のスイッチング技術を利用する場合よりもAC誤差が小さくなります。この回路は、20dBのゲイン、10MHzのフルパワー帯域幅、ベースラインとなる100mV/℃の不確実性を特徴とします。スイッチングに伴う遅延は15ナノ秒未満で、フルパワーの応答に対する最小サンプリング・ウィンドウ幅は30ナノ秒です。

図9. LT1720を使用して構成した高速波形サンプラ。タイミング・スキューの補償が可能です。

図9. LT1720を使用して構成した高速波形サンプラ。タイミング・スキューの補償が可能です。

入力された信号は、ダイオード・ブリッジ型のスイッチを介して広帯域アンプ「LT1227」に供給されます。LT1720はサンプル・コマンドによってトリガされ、逆位相の出力を生成します。それらの信号はトランジスタによってレベル・シフトされ、ブリッジを切り替えるための相補バイポーラ型の駆動を実行します。スキューを補償するためのトリマにより、ブリッジを駆動する信号の同時性は1ナノ秒以内に保たれます。また、ACバランス回路により、寄生容量によるブリッジの不平衡が補正されます。更にDCバランス回路によってブリッジのオフセットが調整されます。

調整のシーケンスでは、50Ωの抵抗を介して入力を接地し、100kHzのサンプル・コマンドを入力する必要があります。DCバランスは、ブリッジがオン/オフのときの出力の変動が最小になるように調整されます。また、スキューの補償用の調整とACバランスの調整は、出力におけるACの擾乱が最小になるように最適化されます。最後に、入力をグラウンドから切り離すことで回路は使用可能な状態になります。

一致検出器

高速コンパレータは、粒子検出器などのパルス出力型トランスデューサとロジック回路のインターフェースでの利用に適しています。モノリシックのデュアルコンパレータであれば遅延がマッチングしているので、2つのパルスの一致を検出する必要がある場合に最適です。図10に示した回路が一致検出器の構成例です。LT1720に加え、高速ANDゲートを実現するためのディスクリート部品を使用しています。

図10. 2.5ナノ秒のパルスに対応可能な一致検出器

図10. 2.5ナノ秒のパルスに対応可能な一致検出器

この回路では、リファレンス・レベルを1Vに設定しています。ただ、閾値は任意です。両方の入力信号が閾値を超えた場合だけ一致が検出されます。コンパレータの出力と「MRF-501」のベースの間には、ショットキー・ダイオードを配置しています。このダイオードによってANDゲートを形成しています。他の2つのショットキー・ダイオードは高速のターンオフを実現します。このような回路の代わりに一般的なANDゲートを使用することも可能ですが、その場合、遅延がかなり大きくなります。図10のようなディスクリート構成であれば、遅延を300ピコ秒に抑えられます。

この回路は、2.5ナノ秒という狭い一致パルスを検出することができます。これよりも狭いパルスに対しては、出力は徐々に低下して応答します。ただ、狭いパルスの場合、完全にハイまで立上がらないうちに立下がり始めてしまいます。判定までに要する遅延時間は、入力信号がリファレンス・レベルよりも50mV以上高い場合で4.5ナノ秒です。この回路はTTL互換の出力を生成しますが、CMOSロジックも駆動することが可能です。

パルス・ストレッチャ

多くの場合、センサーから出力される短いパルスを検出するためにはパルス・ストレッチャが必要になります。図11に示したワンショット回路は、入力されたパルスの幅を100ナノ秒まで伸張します。ロジック・ベースのワンショット回路とは異なり、LT1720をベースとするこの回路は、トリガとして100pV-sの刺激(stimulus)しか必要としません。

図11. 1ナノ秒のパルスに対応可能なパルス・ストレッチャ

図11. 1ナノ秒のパルスに対応可能なパルス・ストレッチャ

この回路の動作は次のようになります。まず、コンパレータC1は閾値検出器として機能します。一方、コンパレータC2はワンショット回路として構成されています。C1は、自身やシステムのオフセットの影響を受けないようにプリバイアスされています。8mVの閾値に対応しており、入力信号が存在しない場合にはローを出力します。パルスが入力されるとC1の出力はハイになります。続いて、C2の出力がハイにラッチされます。C2の出力はC1の入力にフィードバックされ、再生成が行われることにより、両出力がハイにラッチされます。その結果、抵抗Rを介してタイミング・コンデンサCの充電が始まります。100ナノ秒が経過したら、C2がローにリセットされます。それによりC1の出力もローになり、両出力がローにラッチされます。C1の入力に新たなパルスが入力されると、同じプロセスが再開されます。Cの値は制限なく増加させることができるので、それによって出力パルスの幅を長くすることが可能です。

この回路は、5ナノ秒~10ナノ秒の入力パルスに対して14mVを超える最高感度を発揮します。アバランシェ現象によって発生した継続時間がわずか1ナノ秒のパルスも、100mVを超える感度で検出することができます1。ワンショット回路は、C1のVOLからわずか100mVの上昇を捕捉するように構成されています。そのため、先述した一致検出器よりも短いイベントを検出することが可能です。なお、一致検出器の2.5ナノ秒という仕様は、完全かつ正規のロジック・ハイに基づいています。

まとめ

LT1720は、伝搬遅延が4.5ナノ秒のデュアルコンパレータICです。単一電源により、高速、低消費電力の動作を実現します。汎用性が高く使いやすいビルディング・ブロックであり、システム設計における多様な課題に対応することができます。


1 アプリケーション・ノート47(Linear Technology)の付録Bをご覧ください。この回路は、パルス発生器の出力を40dB減衰させても、その信号を検出することができます。