フェーズド・アレイ・サブシステムで生じるクロック・スプリアス、それによる干渉を最小限に抑えるには？
要約
高速RFシステムやミックスド・シグナル・システムにおいては、クロック・スプリアス（clock spur）が重大な課題になります。その種のシステムでは、スペクトルの純度がダイナミック・レンジや全体的な性能に直接影響を及ぼすからです。例えば、カップリング・パスが存在する場合、シグナル・チェーンにクロックに関連するコヒーレントな成分が混入する可能性があります。そうすると、システムのスプリアスフリー・ダイナミック・レンジ（SFDR: Spurious Free Dynamic Range）が低下します。JESD204に対応するリンクを例にとれば、その安定性が損なわれたりすることになります。
上記のような課題を受け、筆者らはスプリアスを抑制するための包括的な戦略を策定しました。その戦略では、ハードウェア・レベルの対策とキャリブレーションを組み合わせることによってスプリアスを低減します。また、受動的な対策を補完するために、位相に関する精密なキャリブレーションのプロセスを適用します。そのプロセスは、複数の信号パスにわたって残留スプリアス成分を無相関化できるように構成しています。更に、D/Aコンバータ（DAC）間の相対的な位相関係を慎重に調整することで、コヒーレントなスプリアスが増大しないようにします。それにより、結合出力スペクトルで観測されるスプリアスのエネルギーが全体的に、また効果的に低減されます。
上記の戦略では、厳格な電磁設計の手法ときめ細かいデジタル・キャリブレーションを組み合わせます。それにより、ダイレクトRFサンプリングに対応する最新のアーキテクチャにおいて、優れたスペクトル純度を達成することが可能になります。つまり、上記の戦略がもたらす優れた性能によって、大きな価値が得られるようになるということです。
はじめに
高性能のRFシステムでは、信号の純度を優れたレベルに維持する必要があります。このことは、信号を正確に表現し、最適なダイナミック・レンジを確保するために不可欠です。ところが、多くのシステムではクロックのリークや敏感なアナログ信号パスへのカップリングによって不要なトーンが生じます。これが本稿の主なテーマとして取り上げるクロック・スプリアスです。このスプリアスはシステムの性能に重大な影響を及ぼす可能性があります。例えば、ダイレクトRFサンプリングのアーキテクチャでは、クロック領域とデータ領域が緊密に統合されることになります。この種のアーキテクチャでは、クロックのスプリアス成分が特に大きな問題になります。具体的には、ノイズ・フロアが上昇したり、SFDRが低下したり、信号の全体的な完全性が損なわれたりする可能性があります。
筆者らは、ミックスド・シグナル・フロントエンド「Quad-ApolloMxFE™」をベースとするプラットフォームを対象とし、信号の完全性に関する詳細な分析を実施しました。その結果、クロック・スプリアスはフェーズ・ロック・ループ（PLL）ICである「ADF4382」が原因で発生していることがわかりました。それらのスプリアス成分が放射結合（radiative coupling）のメカニズムにより、周期的な干渉としてDACの出力に対応する配線パターンに混入していたのです。その種のカップリングは、コヒーレントなスペクトル・アーティファクトを発生させます。それだけでなく、システム・レベルの直線性やマルチチャンネル同期にも影響を及ぼします。
上記の問題に対処するために、物理的な対策とデジタル処理による対策を組み合わせた包括的な手法をプラットフォームに実装することにしました。ハードウェアについては、電磁シールドの強化、グラウンドの分離の改善、プリント回路基板のレイアウトの戦略的な最適化を図りました。それらによって、周波数の高いクロック回路とアナログ信号パスの間の放射結合と導電結合（conductive coupling）を最小限に抑えることができました。また、これらの対策を補完するものとして、位相を対象とするデジタル方式の精密なキャリブレーション用アルゴリズムを導入しました。それにより、残留スプリアス成分の無相関化を図り、残存するコヒーレントなクロック・フィードスルーを効果的に抑制しました。
上記のハイブリッド型のアプローチでは、ハードウェア側の強固なシールドとデジタル側のインテリジェントな補正を融合しています。それにより、クロック・スプリアスのレベルが大幅に低下し、SFDRが向上します。結果として、JESD204Cに対応するすべてのデータ・リンクにおいて確定的な動作が安定して確保されるようになりました。次世代の高速RFプラットフォームにおいて、極めてクリーンなスペクトル性能を達成するためにはシステム・レベルの戦略が重要です。上記の改善効果によって、そのことが明確になったと言えます。
改善の手順
筆者らは、Quad-Apollo MxFEのプラットフォームにスプリアスを無相関化する手法を適用しました。その手法では、物理的な改善策とアルゴリズムによるキャリブレーション技術の両方を適用します。それにより、クロックに起因するアーティファクト（周波数成分）を体系的に除去します。この構造化されたプロセスにより、カップリングしたクロックのエネルギーからの干渉を最小限に抑えられます。それだけでなく、すべてのDACがコヒーレントに動作するようになります。この手法は、以下に示すような主要なステップから成ります。
- スプリアスの特定：このプロセスは、システム全体の性能に最も大きな影響を及ぼすクロック・スプリアス（高調波）を特定することから始まります。そのためには、スペクトル解析ツールを使用して様々な動作条件におけるスプリアスのレベルを測定します。その結果から、SFDRを劣化させる支配的な要因を特定します。
- 位相の回転：重要なスプリアスを特定したら、1つのPLL ICをタイミングに関する基準として固定したまま、別のPLL ICのサンプル・クロックに対し、制御された位相調整を適用します。このようにして位相の回転を実施することにより、クロックの相対的な位相の関数としてスプリアスの挙動を評価することが可能になります。
- スプリアスの監視：位相のオフセットを適用したら、スペクトル測定またはFFT（Fast Fourier Transform）ベースの評価を利用し、結果として生じるスプリアスの大きさを継続的に監視します。クロックの位相に対してスプリアスの大きさをマッピングすることにより、スプリアスの電力が最小になる構成を正確に特定することができます。
- 位相の適用：クロックの位相の最適な組み合わせを決定したら、対象とするPLL ICに位相の設定を永続的に適用します。それにより、適切な位相のオフセットが適用された状態になり、すべてのDACがコヒーレントなスプリアスを最小限に抑えられるように構成されます。
- キャリブレーションの反復：常に同じ固定クロック源を基準とし、その他のPLL ICに対して同じプロセスを繰り返し適用します。このような微調整を反復的に実施することにより、関連するすべてのICの間でクロック・スプリアスが徐々に無相関化されます。その結果、システム全体のスプリアスの振幅が低減されます。
- システムのキャリブレーション：スプリアスの位相を無相関化した後、RFフロント・エンド内の送信（Tx）信号パスと受信（Rx）信号パスの全体を対象として微調整を実施します。この段階で、アナログの伝搬遅延によって生じる残留位相ミスマッチが補正されます。それにより、すべてのRFチャンネルにおいて一貫したタイミングが維持されます。
- DSPのコヒーレンシ：Apollo MxFEシステムは、デジタル・シグナル・プロセッサ（DSP）としてハードウェア化された数値制御発振器（NCO：Numerically Controlled Oscillator）を備えています。その位相シフタを使用することで、すべてのデータ・パスにわたってコヒーレントなデジタル位相アライメントが維持されるようにします。その結果、システムは、物理的な手法とキャリブレーション・ベースの手法によるスプリアス抑制の段階を経た後も、ビームフォーミングやその他のマルチチャンネルDSP機能における位相コヒーレンシを維持できます。
上記のプロセスでは、クロックの位相の精密な操作、キャリブレーションの反復、デジタル・コヒーレンシ制御を組み合わせます。それにより、Quad-Apollo MxFEのプラットフォームでは、全チャンネルにわたって完全な同期と位相の安定性を維持しつつ、スプリアスを大きく抑制することが可能になりました。このハイブリッド型の手法では、アナログとデジタルの設計手法を組み合わせます。それにより、複雑なRFシステムにおいてスペクトル純度を協調的に向上させます。
初期特性の評価
プラットフォーム（システム）の初期特性を評価した結果、DACの出力スペクトルに現れるクロックのリークによりSFDRが制限されていることが判明しました（図1）。スペクトルに注目して詳細な測定を行った結果、システムのクロック周波数に対応する高調波オフセットに離散的なスプリアス・トーンが生じていることがわかりました。これはランダム・ノイズの干渉による結果ではなく、コヒーレントなカップリング・メカニズムの影響が生じていることを示唆しています。
更に評価／分析を進めたところ、PLL ICからの放射結合と導電結合が根本的な原因であることがわかりました。それらによってクロックの高調波（振幅が大きい）が発生し、隣接するDACの出力の配線パターンに結合していたのです。検討を進めた結果、周波数の高いデジタル・クロック・ラインが、敏感なアナログ信号パスに近接していることがわかりました。それにより、電磁放射と配線パターン間のクロストークが発生しやすい環境になっていました。これらのカップリングの影響により、クロックに関連するエネルギーがDACの出力に注入されていたのです。その結果、再現性のある位相コヒーレントなスプリアスが発生していました。その影響で全体的にSFDRが低下し、信号の直線性が損なわれていました。
以上のような評価結果から、クロック・リークがシステムのスペクトル純度を低下させる支配的な要因であることが判明しました。この結果を受けて、それらのアーティファクトをその発生源で抑制するためには、対象を絞った戦略を策定する必要があると筆者らは考えました。その結果、ハードウェアによるシールド、レイアウト手法の改善、アルゴリズムによる位相の無相関化を組み合わせるという手法を見いだすことができたのです。
RF成分用の吸収材の設置
上述したとおり、DACの出力に対するクロック・リークは放射結合のメカニズムによって生じていました。これに対処するために、PLL ICのヒート・シンクの周囲にRF成分を対象とする吸収材（吸収壁）を戦略的に設置することにしました。その吸収材は、損失の大きい電磁バリアとして機能します。そして、隣接する敏感なアナログ信号の配線パターンにカップリングする前に、放射されたクロックのエネルギーを熱として放散します。この改良の目的は、近傍の伝送ラインの電気的特性を変化させたり、熱管理を妨げたりすることなく、高速クロックの領域からの近接場放射を抑制することです。
吸収材の効果
吸収材を設置したことにより、新たにキャリブレーションや位相の調整を行わなくても、システムのスペクトル純度が大幅に向上しました。実際、測定されたスプリアスのレベルは-45dBmから-60dBmまで低下したのです（約15dBの改善）。このような即時の改善効果が得られたことから、スプリアスのエネルギーの大部分は放射結合によるものであり、吸収材だけで放射を効果的に減衰できることが確認されました。
更なるキャリブレーション
上述したハードウェア（吸収材）による改善結果を踏まえ、デジタル・キャリブレーションのステップを追加することにしました。吸収材を（ヒート・シンクのないQuad-Apollo MxFEのボード上に）設置した後、デバイス間のクロックの位相関係を最適化するために、PLLの位相のキャリブレーションを行うためのスクリプトを実行しました。そのアルゴリズムによって位相の回転を施した結果、スプリアスの振幅が更に20dBほど低下しました。クロック・スプリアスの総抑制量は約30dBとなり、最終的なスプリアスのレベルは-75dBm近くに達しました。受動的な放射の吸収と能動的な位相の無相関化を組み合わせる方法は、コヒーレントなクロック・フィードスルーを最小限に抑える上で非常に効果的であることが実証されました。
設計時に考慮すべき事柄
吸収材（シールド）の実装に当たっては、機械的／電気的な観点からレイアウトに関する制約に細心の注意を払いました。吸収壁は、PLL ICの周囲で効果的な分離を実現しつつ、主要なサンプル・クロックの分配パスが妨げられないように設置しました（図2）。吸収材を配置したことにより、基板上の重要な伝送ラインに沿って制御されたインピーダンスも維持されます（図3）。このような配慮によって、信号の完全性やクロックの分配性能に対する悪影響を回避することができました。
上述したとおり、筆者らは、対象を絞ったRF成分の吸収と精密なデジタル・キャリブレーションを組み合わせました。それにより、Quad-Apollo MxFEのプラットフォームのような高密度で高速なミックスド・シグナル・システムにおいて、放射結合を低減してSFDR性能を向上させる堅牢性の高い手法を確立することができました。
吸収材を適用した状態でシステム・レベルのキャリブレーションを実施
位相回転のキャリブレーションを実施する前に、吸収材を適用した状態でシステム・レベルのキャリブレーションを実行しました。このステップの目的は、基準になるスプリアスのレベルと出力電力を評価し、吸収材の適用がシステムのキャリブレーションに何らかの形で影響を与えているかどうかを判断することにあります。基準になる評価結果を図4、図5に示します。
位相回転によるPLLのキャリブレーション
位相回転によるキャリブレーションは、それぞれ異なるPLL ICを対象とし、以下に示す3つのステップで実行しました。
ステップ1： 1つ目のADF4382（チャンネル1と同5がアクティブ）の位相を0°から360°まで5°刻みで回転させます。その後、1°刻みで微調整してヌル（null）を検出します。
ステップ2： チャンネル9を追加し、1つ目のPLLのペア（既にヌルを検出済み） を基準として、2つ目のADF4382の位相を同様に回転させます。
ステップ3： チャンネル13を追加し、3つ目のADF4382の位相回転と、1つ目と2つ目のPLLのペアに対するヌルの検出を繰り返します。このステップにおけるヌルの検出結果は、図6のようになりました。
性能の指標
RF成分の吸収材を設置した上でPLLの位相回転のキャリブレーションを実行した結果、Quad-Apollo MxFEのプラットフォームの出力電力とスペクトル純度は大幅に改善されました。これらの指標について周波数範囲全体にわたって評価し、スプリアスを軽減するための戦略が有効であるか否かを判定しました。
キャリブレーションを実施した後のシステムでは、アクティブな全チャンネルにおいて送信電力が一貫性を持って増加しました。この改善は、クロック・スプリアスからの干渉が低減されたことによるものです。言い換えれば、それまでは、この干渉によってDACの出力の有効なダイナミック・レンジが制限されていたことになります。この電力レベルの向上は、不要なスペクトル成分による信号パスの汚染が軽減され、より効率的に信号を伝送できるようになったということを意味します。図7と図8を比較すると、キャリブレーションのプロセスを実施した後にもシステムの送信出力電力は維持され、SFDRは飛躍的に向上することがわかります。
SFDRはRFシステムにおける重要な指標であり、基本波の信号と対象帯域内で最も大きいスプリアスの振幅の比を表します。図7、図8の結果から、キャリブレーションを実施した後にはSDFRが大幅に向上していることがわかります。これにより、無相関化の取り組みの有効性が確認されました。そして、このシステムは、よりクリーンなスペクトル・プロファイルで動作するようになりました。これは、直線性が高く歪みが小さいことが求められるアプリケーションに不可欠な特質です。
出力電力とSFDRは、評価の対象とした周波数範囲の全体にわたり一貫して向上しています。つまり、シールドとキャリブレーションの手法は周波数に依存しないことがわかります。このことは、他の構成やQuad-Apollo MxFEのプラットフォームの改訂版などに対しても同手法が有効であることを示唆しています。
まとめ
本稿では、Quad-Apollo MxFEのクロック・スプリアスを無相関化する取り組みについて解説しました。その取り組みにより、高速RFシステムにおいてクロックに起因した干渉を低減するための多面的な手法の効果を実証することができました。その手法は、RF成分用の吸収材を用いた物理的なシールドとPLL ICの位相を対象とする精密なデジタル・キャリブレーションを組み合わせるというものです。それにより、45dB以上もスプリアスを抑制できることが確認されました。結果として、システムのSFDRが向上しただけでなく、信号の完全性と出力電力も全体的に改善されました。
また、そのキャリブレーションのプロセスには再現性と拡張性があることも証明されました。実際、複数のチャンネルを対象とし、周波数範囲全体にわたって一貫した結果を得ることができました。重要なのは、この改善がJESDリンクの安定性を損なうことなく達成された点にあります。これにより、現実のシステムが稼働する条件下でも、この手法が堅牢性を示すことが裏付けられました。
本稿で示したとおり、スプリアスを軽減するためには、ハードウェアによる手法とソフトウェアによる手法を組み合わせる戦略が有効です。また、この戦略により、更なる最適化への道が開かれます。今後の取り組みでは、位相回転のプロセスの自動化、スプリアスをリアルタイムで監視する手法の統合、他のプラットフォームまたはICの構成を対象とした各手法の拡張について検討することになるでしょう。
本稿で示した取り組みは、次世代のRFシステムにおいて、よりクリーンで信頼性の高いシグナル・チェーンを実現するという大きな目標に貢献するはずです。
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