CN0241

この回路は1本の検出抵抗を用いた従来型のハイサイド電流検出回路を構成しています。他の4本の抵抗（2組の1kΩと20kΩの分圧器）は、比率を一致させるために薄膜回路網に形成され、ディファレンス・アンプのゲインを設定するのに使用されます。このアンプは検出抵抗両端に生じる2つの電圧の差を増幅し、同相電圧を除去します。

V_OUT = (V_A – V_B) (20 kΩ/1 kΩ)

ADA4096-2の等価回路を図2に示します。入力段は並列動作する2組の差動ペア（Q1～Q4とQ5～Q8）を構成しています。入力同相電圧がVCC − 1.5Vに近づくと、I1がその最小コンプライアンス電圧に達することによってQ1～Q4がシャットダウンします。逆に、入力同相電圧がVEE + 1.5Vに近づくと、I2がその最小コンプライアンス電圧に達することによってQ5～Q8がシャットダウンします。このトポロジーでは、アンプが室温時に電源レールから200mV外側の電圧の入力で作動することができるので、入力ダイナミック・レンジを最大にすることができます。

他のレールtoレール入力アンプと同様に、2組の入力ペア間のVOSの不整合によってアンプのCMRRが決まります。入力同相電圧の範囲が各電源レールの1.5V以内の場合、入力ペア間の遷移が回避されるので、CMRRが約10dBだけ改善されます。

ADA4096-2の入力は、各電源レールの32V外側までの入力電圧変動から保護されています。アンプへの電源が供給される前に信号源がアクティブになる可能性のある電源シーケンスの問題を抱えるアプリケーションでは、この機能は特に重要です。

ADA4096-2の低RDSON の内部直列FETによる入力電流制限能力（緑の線）と、5kΩの外付け直列抵抗と保護回路のないオペアンプを使った入力電流制限能力（赤の線）を比較したグラフを図3に示します。

図3は、ユニティ・ゲイン・バッファ構成のADA4096-2で、電源をGND（または±15V）に接続し、正側の入力を電源電圧を32V超える電圧まで掃引して得られたものです。通常、入力電流は正の過電圧状態で1mAに、負の低電圧状態では200μAに制限されます。たとえば、20Vの過電圧では、ADA4096-2の入力電流は1mAに制限され、20kΩの直列抵抗に相当する電流制限が行われます。

また、図3はアンプへの給電の有無に関係なく電流制限回路がアクティブであることも示しています。

図3は異常状態のときだけの入力保護を示しています。補正アンプの動作入力電圧範囲（IVR）は、ADA4096-2のデータシートの表2～表4で規定されています。

AD7920は12ビット、高速、低消費電力の逐次比較型A/Dコンバータです。このデバイスは、2.35V～5.25Vの単電源で動作し、最大250kSPSのスループット・レートを備えています。また、低ノイズ、広帯域幅のトラック&ホールド・アンプを内蔵しており、13MHzを超える入力周波数に対応可能です。

変換プロセスとデータ・アクイジションはCSとシリアル・クロック（SCLK）を使って制御されるため、このデバイスはマイクロプロセッサやDSPにインターフェースすることができます。入力信号は、CSの立下がりエッジでサンプリングされ、この時点で変換が開始されます。このデバイスに伴うパイプライン遅延はありません。

AD7920では高度な設計手法を使って、高いスループット・レートで非常に小さい消費電力を実現しています。

パワーダウン・モードにするには、SCLKの2番目の立下がりエッジの後から、SCLKの10番目の立下がりエッジの前までのどこかでCSをハイ・レベルにすることにより、変換プロセスを中断させる必要があります。SCLKのこの範囲内でCSがハイ・レベルになると、デバイスはパワーダウン・モードになり、CSの立下がりエッジで開始された変換は終了し、SDATAはスリー・ステートに戻ります。SCLKの2番目の立下がりエッジの前にCSがハイ・レベルになると、デバイスはノーマル・モードのままでパワーダウンしません。この機能により、CSラインのグリッチに起因する偶発的なパワーダウンを防止します。

この動作モードを終了してAD7920を再度パワーアップするために、ダミー変換を実行します。CSの立下がりエッジでデバイスはパワーアップを開始し、SCLKの10番目の立下がりエッジの後までCSがロー・レベルに保持されている限りパワーアップを続けます。16個のSCLKが経過するとデバイスは完全にパワーアップされ、次の変換から有効なデータが得られます。

SCLKの10番目の立下がりエッジの前にCSEAがハイ・レベルになると、AD7920は再度パワーダウン・モードに戻ります。これにより、CSEAライン上のグリッチや、CSEAがロー・レベルの間の8 SCLKサイクルの予期せぬバーストに起因する偶発的なパワーアップが防止されます。デバイスはCSEAの立下がりエッジでパワーアップを開始できますが、SCLKの10番目の立下がりエッジより前であれば、CSEAの立上がりエッジで再度パワーダウンします。

タイミングの詳細については、AD7920のデータシートを参照してください。



テスト結果
回路の性能を示す重要な指標は、最終出力電圧の測定値のノイズの大きさです。

10,000個の測定サンプルのヒストグラムを図4に示します。このデータは、 EVAL-SDP-CB1Z 評価ボードに接続されたCN-0241評価ボードを使って得られたものです。セットアップの詳細については「回路の評価とテスト」のセクションで説明します。

電源を3.0Vに設定し、10,000個のデータ・サンプルをLDOの出力をオフすることなく、250kSPSの最大レートで収集しました。図4はこの収集結果を示しています。ピークtoピーク・ノイズは約2LSBで、約0.3LSB rmsに相当します。

 

次に、ADP3336に接続されたSDシャットダウン・ピンをソフトウェアでロー・レベルにすることによってLDOの出力をオフにしました。約1分後にADP3336のシャットダウン・ピンをハイ・レベルにして出力をオンに戻すことで、同じ数のデータ・サンプルを収集しました。この収集結果を図5に示します。

図5. パワーダウン後の10,000サンプルに対するコードのヒストグラム

図5は、入力がハイ・レベルに保たれていてパワーダウンしている間ADA4096-2の出力がラッチしなかったことを示しています。
この回路ノートに関する設計サポート・パッケージは、 www.analog.com/CN0241-DesignSupportで入手できます。