AN-2571: 入力過電圧保護が施されたハイサイド電流検出

回路の機能とその利点

ハイサイド電流モニタは、トランジェントによる過電圧状態や、モニタリング回路の接続、切り離し、パワーダウンなどによる過電圧状態に陥ることがたびたびあります。この回路は図1 に示すように、過電圧保護されたADA4096-2 オペアンプを差動アンプとして用いて接続し、ハイサイド電流をモニタしています。ADA4096-2 には、電源レールの上下32V までの電圧に対し、位相反転やラッチアップを生じることのない入力過電圧保護機能が備わっています。 

この回路は、調整可能な低ドロップアウト500mA リニア・レギュレータであるADP3336 で給電されています。このレギュレータは、必要に応じ、他のデバイスに給電するために使用することもできます。5V 出力に設定した場合、入力電圧は、5.2V～12V の範囲にすることができます。省電力化のため、電流センシング回路は、ADP3336 への給電を停止することでパワーダウンできます。ただし、ソーラー・パネルなどの電源は引き続き動作可能です。

回路の説明

この回路は、電力供給されていないADA4096-2 の入力に電圧を供給します。ただし、32V までの入力電圧に対しては、ラッチアップや損傷は生じません。スループット・レートを遅くする必要がある場合は、サンプリングとサンプリングの間でAD7920をパワーダウンできます。AD7920 は、パワーダウン時には最大5μW、パワーアップ時には15mW の電流を消費します。動作状態時にADA4096-2 が必要なのは、わずか120μA です。5V で動作する場合、これはわずか0.6mWに相当します。ADP3336 は、シャットダウン・モード時の消費電流がわずか1μA です。 

回路は、1 つのセンス抵抗を用いた標準的なハイサイド電流センシング回路トポロジです。これ以外の4 つの抵抗（デュアル1kΩ/20kΩ 分圧器）は、薄膜ネットワーク内にあり（比率を一致させるため）、差動アンプのゲインを設定するために用いられています。これは、センス抵抗に発生する2 つの電圧の差を増幅し、コモンモード電圧を除去します。

図2 に、ADA4096-2 の簡略回路図を示します。入力段は、並列動作する2 つの差動ペア（Q1～Q4 とQ5～Q8）で構成されています。入力コモンモード電圧がV_CC − 1.5V に近づくと、I1 がその最小電圧コンプライアンスに近づくため、Q1～Q4 がシャットダウンします。反対に、入力コモンモード電圧がV_EE + 1.5V に近づくと、I2 がその最小電圧コンプライアンスに近づくため、Q5～Q8 がシャットダウンします。このトポロジにより、最大の入力ダイナミック・レンジが可能となります。アンプがレールから200mV 外側の入力で機能できるためです（室温時）。

他のレールto レール入力アンプと同様、2 つの入力ペア間でのV_OS の不一致によって、アンプのCMRR が決まります。入力コモンモード電圧範囲が各レールの1.5V 以内にある場合、入力ペア間の遷移は回避され、CMRR は約10dB 向上します。 

ADA4096-2 の入力は、入力電圧が各レールから最大32V 外れても保護されます。この機能は、電源シーケンスに問題があり、アンプへの電圧印加が始まる前に信号源がアクティブ化する原因となる可能性のあるアプリケーションにおいて、特に重要です。 

図3 に、低RDS_ON の内部直列FET によってもたらされるADA4096-2 の入力電流制限能力（緑色の曲線）と、5kΩ 外部直列抵抗および無保護オペアンプを用いた場合（赤色の曲線）との比較を示します。

図3 は、ADA4096-2 をユニティ・ゲイン・バッファ構成とし、電源をGND（または±15V）に接続した状態で正入力を電源電圧より32V 上回るまで掃引して、測定した結果です。一般的に、入力電流は、正の過電圧状態では1mA、負の過電圧状態では200μA に制限されます。例えば、20V の過電圧の場合、ADA4096-2 の入力電流は1mA に制限され、20kΩ の直列抵抗と等価な電流制限が行われます。 

図3 は、アンプが給電されているかどうかに関係なく、電流制限回路がアクティブであることも示しています。 

図3 は、異常な状態での入力保護のみを示すものです。正しいアンプ動作入力電圧範囲（IVR）は、ADA4096-2 のデータシートの表2～表4 で仕様規定されています。 

AD7920 は、12 ビットで高速低消費電力の逐次比較ADC です。このデバイスは、2.35V～ 5.25V の単電源で動作し、最大250kSPS のスループット・レートを特長としています。13MHzを超える入力周波数を処理できる、低ノイズ広帯域幅のトラック＆ホールド・アンプを内蔵しています。 

変換プロセスとデータ・アクイジションは、CSおよびシリアル・クロックSCLK を用いて制御されるため、デバイスは、マイクロプロセッサやDSP とインターフェースできます。入力信号はCSの立下がりエッジでサンプリングされ、この時点で変換が開始されます。このデバイスに関連するパイプライン遅延はありません。 

このAD7920 では、高いスループット・レートで非常に小さい消費電力を実現するために、高度な設計手法を用いています。 

パワーダウン・モードに入るためには、SCLK の2 番目の立下がりエッジ後からSCLKの10 番目の立下がりエッジまでの間にCSをハイにして、変換プロセスに割り込む必要があります。このSCLK の枠内でCSがハイになると、デバイスはパワーダウン・モードに入り、CSの立下がりエッジで開始された変換が中断され、SDATA はスリーステートに戻ります。SCLK の2 番目の立下がりエッジ前にCSがハイになった場合は、デバイスはノーマル・モードのままとなり、パワーダウンしません。これにより、CSラインのグリッチによる意図せぬパワーダウンを防止できます。 

この動作モードを終了し、AD7920 を再度パワーアップするには、ダミー変換を実行します。CSの立下がりエッジで、デバイスはパワーアップを開始し、CSがローのままである限り、10 番目のSCLK の立下がりエッジ後までパワーアップを続けます。デバイスは、16 個分のSCLK が経過すると完全にパワーアップし、次の変換以降、有効なデータが得られます。 

10 番目のSCLK 立下がりエッジより前にCSがハイになると、AD7920 は再びパワーダウン・モードに戻ります。これにより、CSラインのグリッチや、CSがローの間に8 番目のSCLK サイクルで生じた偶然のバーストによる、意図せぬパワーアップを防止できます。デバイスは、CSの立下がりエッジでパワーアップを開始できますが、CSの立上がりエッジが10 番目のSCLK立下がりエッジより前に生じる限り、このCSの立上がりエッジで再度パワーアップします。 

タイミングの更なる詳細については、AD7920 のデータシートを参照してください。 

テスト結果

回路の性能の重要な指標は、最終的な出力電圧測定におけるノイズです。 

図4 に、10,000 個の測定サンプルのヒストグラムを示します。

電源は3.0V に設定し、10,000 個のデータ・サンプルは、LDO の出力をオフにせずに、250kSPS の最大レートで取得しました。図4 には、この取得結果が示されています。ピークto ピーク・ノイズは約2LSB で、これは約0.3LSB rms に対応します。

その後、ADP3336 に接続されたSDシャットダウン・ピンをソフトウェアでローにアサートし、LDO の出力をオフにしました。約1 分後、ADP3336 のシャットダウン・ピンを今度はハイにアサートし、出力をオンに戻し、同じデータ・サンプル数を取得しました。図5 には、この取得結果が示されています。

図5 は、入力がハイに保持されている場合、パワーダウンの間にADA4096-2 の出力がラッチされないことを示しています。