AN-1549: ADuCM4050 内蔵ADC の性能を最適化

はじめに

生体信号のモニタリング、温度センシング、イメージングなどのアプリケーションでは、通常、高ダイナミック・レンジで高分解能のA/D コンバータ（ADC）が必要となりますが、これによりコストが上昇し、消費電力が増大します。

このアプリケーション・ノートでは、ADuCM4050 システムに内蔵された12 ビットADC の性能を最適化する際の、オーバーサンプリングと平均化の技術およびサンプリング・クロックと電圧リファレンスの選択による影響について説明します。また、ADuCM4050 のADC から取得されたサンプルをオーバーサンプリングおよび平均化する技術を実行する、プログラミング・フローとアプリケーション例についても説明します。

ADuCM4050 について

ADuCM4050 マイクロコントローラ・ユニット（MCU）は、処理、制御、および接続を目的とする超低消費電力の統合化されたミックスド・シグナル・マイクロコントローラ・システムです。このMCU システムは、ARM^® Cortex-M4F プロセッサをベースにしています。また、このMCU にはADC サブシステムと共に、デジタル・ペリフェラル、内蔵のスタティック・ランダム・アクセス・メモリ（SRAM）とフラッシュ・メモリ、およびクロッキング、リセット、パワー・マネージメントの機能を実現するアナログ・サブシステムが集約されています。

ADuCM4050 MCU はダイナミックおよびソフトウェア制御のクロック・ゲーティングや電力ゲーティングなど、複数の電力モードや機能を集約し、極めて低いダイナミック電力と休止電力をサポートしています。

ADuCM4050 の全仕様は、ADuCM4050 のデータシートに記載されています。

ADC の最適化

ADuCM4050 マイクロコントローラは、最大1.8MSPS まで動作可能な高速、マルチチャンネルの12 ビットADC を内蔵しています。ADC コントローラは、一連の変換を行いながら、専用のダイレクト・メモリ・アクセス（DMA）チャンネルを使用してデータをシステムに転送するように設定できます。この設定により、プロセッサは（デバイス全体の消費電力を最小限に抑える）Flexi™モードになり、他のタスクを実行できます。

ADC の性能は、オーバーサンプリングと平均化、電圧リファレンスの選択、サンプリング・クロックの選択、および消費電力の観点から向上させることができます。

オーバーサンプリングと平均化

オーバーサンプリングは、内蔵12ビットADCをアプリケーションにおいて効率的に使用するための1つの技法です。

ADuCM4050マイクロコントローラのADCサブシステムには、ハードウェア・コントローラでオーバーサンプリングと平均化の技法を実行するオプションがあるため、MCUで専用のソフトウェアを実行する必要はありません。この結果、ADCサブシステムでは、アルゴリズムを計算する際のプロセッサのオーバーヘッドと消費電力を低減できます。オーバーサンプリングの概念のセクションでは、オーバーサンプリングと平均化の手法を使用したADCの性能向上について考察します。

オーバーサンプリングの概念

オーバーサンプリングは、ナイキスト周波数f_S/2よりも周波数の高い入力信号をサンプリングするプロセスです。ここで、f_Sはサンプリング周波数です。

入力信号をM × f_Sでサンプリングして、M個のサンプルを平均すると1つのサンプルが得られます。係数Mは、オーバーサンプリング係数と呼ばれています。

図1のPart Aに示すように、ナイキスト帯域（DC～f_S/2）内に量子化ノイズが一様に分布する理想的なnビットADCを検討してみましょう。図1のPart Bに示すように、入力信号をこのADCを使用してはるかに高いサンプリング・レート（Mf_S）でサンプリングすると、ノイズはDC～Mf_S/2の広い帯域幅にわたって分布します。M個のサンプルごとの平均化処理はデジタル・フィルタとして機能するため、入力信号の帯域幅に影響を与えずに広帯域ノイズの大部分を除去することができます。次式に示すように、この処理を行うと、S/N比（SNR）はデシベル単位で増加します。

ここで、Nは理想的なADCの有効ビット数（ENOB）です。

このようにして、低分解能のADCを使用した場合でも高分解能のアナログ／デジタル変換を実現できます。

この技術を適用すると、信号帯域外のノイズが除去され、ダイナミック・レンジが10log₁₀Mだけ増加し、ENOBが√√Mだけ増加します。ここで、Mはオーバーサンプリング係数です。

一般に、サンプリング周波数が倍増するごとに、S/N比は3dB増加し、ENOBは0.5ビット向上します。

例えば、理想的な場合では、4つの12ビットADCのサンプルを平均化すると、ENOBは1ビット増加し、ダイナミック・レンジは6dB向上します。

一般に、ADCでは量子化ノイズ、熱ノイズ、ADCの非直線性による歪み、および、クロックやリファレンスをはじめとする様々な要素による何らかの外部ノイズが発生します。これらのノイズが原因で、性能の実測値は理論値ほど高くはなりません。50kSPSのときにノイズ・フリー・ビットが10.5の12ビットADCを検討してみましょう。入力信号で隣接する2つのサンプルを平均化すると、有効なサンプリング周波数が25kSPSに減少し、ノイズ・フリー・ビットが11ビットに増加します。更に、隣接する4つのサンプルを平均化すると、有効なサンプリング・レートは12.5kSPSに減少し、ノイズ・フリー・ビットは12.5ビットに増加します。

隣接するサンプルを平均化すると、信号内に存在する無相関ノイズだけが減少するので、ADCのノイズ・フロアが減少し、S/N比が向上します。ただし、積分非直線性（INL）は変わりません。したがって、この技術を使用すればADCのダイナミック・レンジを効果的に向上させることができますが、その代わりに全体的な出力サンプリング・レートを上げたり、デジタル・ハードウェアを付加したりする必要があります。

ADCで観測されるノイズが量子化ノイズだけの場合は、平均化を行っても性能は向上しません。この場合、ディザとして知られている少量の白色ノイズを入力に加えて平均化を行うと、容易に高い分解能を得ることができます。加えるノイズは入力信号と無相関である必要があり、変換出力がランダムにトグルされるように振幅は十分に大きくなければなりません。入力に上記のディザが加えられた場合、変換されるサンプルのヒストグラムはガウス分布に従います。これらのサンプルの平均化処理はローパス・フィルタとして機能し、ノイズがフィルタリングされて、S/N比が増加します。

十分なノイズが入力に加えられ、オーバーサンプリング値が平均化された場合でも、ノイズ・フリー・ビットは理論値ほど高くならないことがあります。この制限は、コンバータの全高調波歪み（THD）が原因です。

リファレンス電圧の選択

ADCの性能において、リファレンス電圧を適切に選択することは重要な要素です。

ADuCM4050マイクロコントローラはリファレンス・バッファを内蔵しており、このバッファは内蔵バンドギャップ・リファレンスを使用して、リファレンス電圧として2.50Vまたは1.25Vを生成できます。バッテリ電圧（V_BAT）または外部電圧もリファレンスとして選択できます。これらの設定値（リファレンス電圧）は、同時には選択できません。内部バッファとV_BATの両方をリファレンス・ソースとして選択すると、内部リファレス・バッファがディスエーブルになり、V_BATがリファレンス電圧として選択されます。

内部リファレンス電圧

電源モニタ・ステータス・レジスタ（図2に示すPMG_PSM_STAT）によって指定されるバッテリ範囲に基づいて、ADC設定レジスタのリファレンス（図3に示すADC_CFGレジスタのVREFSELビット）として2.5Vまたは1.25Vを選択できます。

バッテリ電圧が2.75Vを上回る場合は、2.5Vまたは1.25Vを内部ADCリファレンスとして選択します。バッテリ電圧が2.75Vを下回る場合は、1.25Vをリファレンスとして選択します。

内部リファレンス・バッファの高速放電

ADuCM4050 MCUでは、高いリファレンス電圧から低いリファレンス電圧への高速切替えが可能です。ADC設定レジスタの高速放電ビットをイネーブルにする（ADC_CFGレジスタのFAST_DISCHビットを1に設定する）ことによって、この切替えを実行できます。

下記の切替えを行うとき、高速放電をイネーブルにできます。

2.5Vから 1.25V
V_BATから 1.25V
V_BATから 2.5V （V_BAT > 2.5Vの場合）

例えば、室温で2.5Vから1.25Vに切り替えると、切替え時間が2%（45msから0.9msに）減少します。

外部リファレンス電圧

外部リファレンス電圧を選択するには、ADC設定レジスタの内部リファレンス・イネーブル・ビット（ADC_CFGレジスタのREFBUFENビット）を0に設定することによって、内部リファレンス・バッファをディスエーブルにします。外部リファレンス電圧は、バッテリ電圧を上回ってはいけません。

外部リファレンス・ソースは、VREFP_ADCピンに接続する必要があります。内部バッファを使用している間は、VREFP_ADCピンをフロート状態にする必要があります。ADCの性能を向上させるためには、外部リファレンス・ソースをノイズ・フリーにする必要があります。

V_BATをリファレンス電圧として使用可能

ADuCM4050 MCUは、内部リファレンスをV_BATに切り替える特別な機能を備えています。この機能により、ADCはV_BAT電源を電圧リファレンスとして使用できるため、外部ソースをVREFP_ADCピンに追加接続する必要がなく、また、電源ピンからVREFP_ADCピンまでのボード上のワイヤ接続も必要ありません。

V_BATの使用時にVREFP_ADCをイネーブルにするには、ADC_CFGレジスタのVREFVBATビットを1に設定します。最低700μs待ち、その後VREFVBAT_DELビットを1に設定します。内部リファレンスをV_BATに正常に切り替えるには、少なくとも700μsの遅延が必要です。

PCBの推奨事項

GND_VREFADCピンの近くに4.7μFと0.1μFのコンデンサを並列に接続して、VREFP_ADCピンをデカップリングすることを推奨します。更に、このピンをADuCM4050のGND_DIG、GND_ANA、および露出パッドに接続する必要があります。これらのデカップリング部品から最大限の性能を発揮させるには、これらのコンデンサをデバイスのできるだけ近くに（理想的にはデバイスのすぐ隣に）配置する必要があります。

サンプリング・クロックの選択

サンプリング・クロックのジッタに関する特性によって、ADCの性能が決まります。最適なサンプリング・クロックの選択は、アプリケーションの選定に基づいた重要事項です。ジッタとはクロック・エッジの位置が変動することであり、この変動によってサンプリング時間の誤差が発生します。サンプリング・エッジにこうした変動があると、サンプルの間隔が一定でなくなり、コンバータのノイズ性能が低下します。

コンバータのノイズ性能の低下を観測することによって、クロック・ジッタを推定できます。次式を用いることで、ジッタに起因するS/N 比の限界を算出します。

ここで、
f_IN は入力周波数です。
t_{JITTER（RMS）}はサンプリング・クロックのrms ジッタです。

サンプリング・レートが154kSPS の理想的な12 ビットADC では、クロック・ジッタの条件は、入力周波数が70kHz の場合に約412ps になるのに対して、入力周波数が300Hz の場合に約105ns になります。

図4 に示すように、クロック・ジッタを観測する従来の方法は、クロック・ジッタのスペクトルを解析することによって行われていました。図4 では、サンプリング・クロックにジッタが存在するので、理想的なインパルス応答が広がって、スペクトル漏れが発生しています。エネルギーの大部分は目的の周波数の近くに分布し（近接ノイズとして知られている）、同時に広帯域にも広がっています（高帯域ノイズとして知られている）。近接位相ノイズにより、基本波信号が多数の周波数ビンに広がるため、全体的なスペクトル分解能が低下します。

サンプリング処理では、サンプリング・クロックとアナログ入力信号が乗算されます。この時間領域での乗算は、周波数領域での畳込みと等価です。このため、サンプリング・クロックのスペクトルが純粋なサイン波の入力信号スペクトルと畳み込まれると、合成されたスペクトルにはサンプリング・クロックのスペクトルからのスペクトル漏れも含まれています。この漏れにより、コンバータのノイズ性能が低下します。

図5 と図6 は、クロック・ジッタがADC サンプルのスペクトルに与える影響を示しています。16 ビットのサンプルを取得するため、ADC はオーバーサンプリング・モードでイネーブルされ、157Hz の入力信号は604SPS でサンプリングされています。図5に示すように、1 秒間に約4ns のジッタが発生する自励発振器を使用して入力周波数をサンプリングすると、サンプリングされた信号のS/N 比は低下します。同じセットアップにおいて、ジッタの極めて少ないクロック源（約200ps）を使用して入力信号をサンプリングすると、前の場合のスペクトルで確認できる劣化は観測されません（図6 を参照）。

図5. 周波数領域でADC クロック・ジッタがADC サンプルに与える影響、ジッタ ≈ 4ns

図6. 周波数領域でADC クロック・ジッタがADC サンプルに与える影響、ジッタ ≈ 200ps

詳細については、AN-756 アプリケーション・ノート、サンプル化システムに及ぼすクロック位相ノイズとジッタの影響を参照してください。

サンプリング・クロック源の選択

このMCU ではサンプリング・クロック源として、内部の26MHz発振器、または外部の26MHz水晶発振器を選択できます。詳細については、ADuCM4050 パワー・マネージメント搭載の超低消費電力ARM Cortex-M4F MCUハードウェア・リファレンスを参照してください。

電力の最適化

ADCが内蔵されたMCUを使用するシステムや、多くの外部センサーとインターフェースするシステムを検討する場合、ADuCM4050 MCUの低消費電力機能を使用すると、ADCサブシステムが被る全体的なノイズを低減できるため、ADCの性能を向上させることができます。また、低消費電力オプションを有効にすると、MCUの消費電力を最適化することもできます。リファレンス・バッファの低消費電力モード、Flexiモード、および高電力降圧の各セクションでは、ADuCM4050マイクロコントローラに備えられている様々な機能について説明します。

リファレンス・バッファの低消費電力モード

ADCのサンプリング・レートが100kSPS未満のとき、内部リファレンス・バッファは、低消費電力モードで動作できます。低消費電力モードでは、バッファの電流消費が通常動作モードよりも約100μA少なくなります。低消費電力モード・レジスタ（ADC_CFG1レジスタ）にあるリファレンス・バッファのRBUFLPビット・フィールドを1に設定することによって、低消費電力モードを有効にします。

Flexiモード

ADCが複数のサンプルを変換している間、DMAをイネーブルにしてサンプルをADCの出力バッファからメモリに転送します。この間、ARM Cortex-M4FコアをFlexiモードにしたり、その他の機能のために使用したりでき、全体的な消費電力を減らすことができます。

Flexiモードでは、コアがスリープしている間でも、ペリフェラルとDMAにはクロックが供給されます。このため、ペリフェラルとメモリの間だけでなく、あるメモリ位置から別のメモリ位置にもDMA転送を続行できます。ADCが変換している間、MCUにおけるこの低消費電力モードでもノイズ・フリー環境を確保できます。

高電力降圧

高電力降圧（HP降圧）は、V_BATレベルに基づいてデバイス全体の消費電流を低減できる容量性の降圧コンバータです。バッテリ電圧が2.8Vを上回る場合、デバイスの消費電流は約50%減少します。

オーバーサンプリングと平均化技術の実装

プログラミング・フロー

以下の手順において、1 つのチャンネルで複数の変換を平均化する方法について説明します。

次式に規定されるように、クロック・コントロール・レジスタ（CLKG_CLK_CTL1 レジスタのACLKDIVCNT ビット）でADC クロック分周器を設定し、ADC クロック（ACLK）を規定します。

ここで、Root Clock はルート・クロック周波数（26MHz）であり、高周波発振器、高周波水晶発振器、フェーズ・ロック・ループ（PLL）、または外部の汎用入出力（GPIO）クロック源から供給できます。デフォルトでは、ルート・クロックはHFOSC です。必ずACLK ≤ PCLK かつACLK ≤HCLKとなるようにしてください。ACLK に設定する最高周波数は、26MHz でなければなりません。

図7. CLKG_CLK_CTL1 レジスタ

ADC のサンプリング・レートは、ACLK に基づいて内部で計算されます。ここで、アクイジション・フェーズではADC_CNV_TIME レジスタのSAMPTIME ビット + 1ACLKサイクルかかり、変換フェーズでは逐次比較によって13ACLK サイクルかかります。変換フェーズは、アクイジション・フェーズの終了時に開始されます。次式を使用して、サンプリング・レートを計算します。

オーバーサンプリング係数によって、オーバーサンプリングおよび平均化されるサンプル数が決まります。オーバーサンプリング係数として、1～256 の値が設定できます。

ADC のサンプル間に遅延時間を設ける場合は、式5 を使用してサンプリング・レートを計算します。

Delay Time は、1 未満の値にすることができないことに注意してください。
ADC 設定レジスタのパワーアップADC ビット（ADC_CFGレジスタのPWRUP ビット）を1 に設定して、ADC をパワーアップします（図3 を参照）。
ADC パワーアップ時間レジスタの待機ビット・フィールド（ADC_PWRUP レジスタのWAIT ビット・フィールド）に、526 をCLKG_CLK_CTL1 レジスタのPCLKDIVCNT ビットで割った値を設定します。

図8.ADC_PWRUP レジスタ

ADC を正常に動作させるには、パワーアップ待機時間が必要です。CLKG_CLK_CTL1 レジスタのPCLKDIVCNT ビットが1 の場合、ADC に必要な最大パワーアップ待機時間は526 クロック・サイクルです。
ADC_CFG レジスタのVREFSEL ビットを使用して、内部の1.25V または2.5V のリファレンス・バッファをリファレンス電圧として選択します。
ADC_CFG レジスタのREFBUFEN ビットを1 に設定することによって、内部リファレンス・バッファをイネーブルにします。
ADC_CFG1 レジスタのRBUFLP ビットを1 に設定することによって、リファレンス・バッファにおける低消費電力モードを有効にします。

図9. ADC_CFG1 レジスタ図
ADC_CFG レジスタのEN ビットを1 に設定することによって、ADC サブシステムをイネーブルにします。
3.5ms 以上待機します。この待機時間は、内部リファレンス・バッファが設定されたリファレンス・バッファ電圧レベル（1.25Vまたは2.5V）に達するために必要です。3.5ms待機するために汎用（GP）タイマーの1つを使用することができます。この待機期間中、デバイスをFlexi モードにすると、システム電力を節約でき、また、GP タイマーの割込みによってデバイスはウェイクアップできます。
ADC ステータス・レジスタ上のビット（ADC_STAT レジスタのRDY ビット）でADC が変換を開始するための準備状態を確認します。このビットが1 の場合、ADC は変換を開始する準備が整っています。
このビットに1 を書き込むと、ADC_STAT レジスタのRDYビット（図11 を参照）をクリアできます。

図10. ADC_CNV_TIME レジスタ図

図11. ADC_STAT レジスタ図
ADC_CFG レジスタのSTARTCAL ビットを1 に設定して、キャリブレーション・サイクルを開始します（図3 を参照）。
ADC_STAT レジスタのCALDONE ビットを確認します。このビットがアサートされている場合は、このビットに1 を書き込んでクリアします（図11 を参照）。
ADC変換設定レジスタ（ADC_CNV_CFGレジスタ）のSELビット（図12 を参照）を設定して、変換を行うチャンネルを選択します。例えば、これらのビットに1 を書き込むと、チャンネル0 が選択されます。

図12. ADC_CVN_CFG レジスタ図
変換が完了したとき、ADC 割込みイネーブル・レジスタ（ADC_IRQ_EN レジスタ）のCNVDONE ビットを1 に設定し、割込み機能を有効にします（図14 を参照）。

図13. ADC_DMA_OUT レジスタ図

図14. ADC_IRQ_EN レジスタ図
ADC 平均化設定レジスタ（ADC_AVG_CFG）のOS ビットとENビットを1 に設定して、オーバーサンプリングと平均化を有効にします（図15 を参照）。

図15. ADC_AVG_CFG レジスタ図

ADC平均化設定レジスタ（ADC_AVG_CFG）のFACTORビット・フィールドでオーバーサンプリングと平均化の係数（M）を設定します。表1 は、特定の分解能が必要な場合にプログラムしなければならない要素の一覧表です。

表1. 分解能を向上させるためのオーバーサンプリングと平均化の係数
Resolution Required	Oversampling and Averaging Factor (M)	Number of Samples Used for Averaging
13-Bit	0x02	4
14-Bit	0x08	16
15-Bit	0x20	64
16-Bit	0x80	256

ADC_CNV_CFG レジスタのSINGLE ビットを1 に設定して、シングル変換を開始します（図12 を参照）。
ADC_IRQ_EN レジスタのCNVDONE ビットが1 に設定されている場合は、変換完了割込みが発生します。変換完了割込みが発生した場合は、対応するチャンネルのADC_STATレジスタの変換完了ビット（ADC_STATレジスタのDONE0ビットなど）を確認します。
対応するチャンネルの変換結果レジスタ（ADC_CH0_OUTなど）から変換出力を読み出します。
ADC_STAT レジスタの変換完了ビットに1 を書き込んでクリアします（例えば、DONE0 ビットに1 を書き込む）。
オーバーサンプリングおよび平均化された複数のサンプルを取得するには、手順1～15 を繰り返します。
以下のようにDMA の設定を行います。
- 変換数が10 の場合は、DMA カウント = 9（DMA カウント = 変換数 − 1）になります。
- ソース・アドレスは、ADC_DMA_OUT レジスタのアドレスです（図13 を参照）。
- ソース・サイズはハーフ・ワードです。
- DMA のディスティネーション・アドレスをSRAM メモリ・ロケーション・アドレスに設定して、変換結果を保存します。
- ディスティネーション・アドレス内に必要なインクリメントをプログラムします。
ADC 変換設定レジスタ（ADC_CNV_CFG レジスタ）のDMAEN ビットを1 に設定して、DMA をイネーブルにします。
ADC 変換設定レジスタ（ADC_CNV_CFG レジスタ）のMULTI ビットを1 に設定して、変換を開始します。
DMA_DONE 割込みが発生したときに、MULTI ビットをクリアして、割込みサービス・ルーチンでこの後の変換を無効にします（図16 を参照）。

図16. マルチ変換モードでのオーバーサンプリングのアプリケーション・フロー

アプリケーション例の概要

このセクションでは、電力最適化モードでADC のオーバーサンプリングと平均化を実行するアプリケーション・シーケンスについて説明します。

この例では、ADC はオーバーサンプリングと平均化モードでイネーブルされています。オーバーサンプリング係数（M）を256に設定して、16 ビットのサンプルを取得します。DMAには、16ビットのサンプル1024 個を取得してSRAMのロケーションに保存するように設定します。その後、サンプルはユニバーサル非同期レシーバー／トランスミッタ（UART）インターフェースによって取得されます。ADC 変換とDMA 転送の間、コアはFlexi モードになります。

図16 に、マルチ変換モードでのオーバーサンプリングのアプリケーション・フローを示します。

図17 にアプリケーション・シーケンスを示します。

結果

図18はオーバーサンプリングと平均化の係数に対する有効ビット数（ENOB）をグラフ化したもので、ADC性能の測定値を示しています。このADCは理想的ではないため、ENOBは式1のS/N比に基づいて計算しています。S/N比は、周波数が157Hzのサイン波信号を信号発生器からADCチャンネル0に入力することによって得ています。