(続)その未使用ピンをどうにかしなさい!

質問

各種のデジタル・ピンは、未使用の場合、どのような状態にしておくべきなのでしょうか。また、デュアルオペアンプICやクワッドオペアンプICなどで、未使用のもの(チャンネル)がある場合には、どのような対処を施すべきなのでしょうか?

 

 

回答

アナログ・デバイセズは、「アナログ・デバイセズに寄せられた珍問/難問集(RAQ:Rarely Asked Questions)」というシリーズ記事を提供しています。その中に、「その未使用ピンをどうにかしなさい!」という記事があります。ICにおいて、未使用のピンや未使用のオペアンプをどう扱うべきなのかというものです。

例えば、CMOSのデジタル・ピンであれば、その処置は比較的単純です。しかし、旧式のロジックICなどでは、内部回路に依存して最適な解が異なる可能性があります。また、未使用のオペアンプについては、安易に扱っていると、思わぬトラブルに発展してしまうおそれがあります。上記の記事は、この問題に関する一般的な解/対処策を示したものです。「未使用のピンをどのように扱うべきなのか」というのは、ICを使いこなすうえでの基本事項だと言えます。

実際、正解はそのICのデータシートに明示されていることが多いと言えるでしょう。それにもかかわらず、この問題は、初心者が陥りやすい落とし穴として、いつの時代にも存在し続けています。それはなぜなのでしょうか。「教育すべき項目の中から漏れている」、「座学の段階で説明されても実感を伴わない話なので記憶に残らない」、「学ぶ側の注意不足」、「ICの主機能にかかわる部分ではないため、データシートを読み飛ばしてしまう」といった具合に、様々な原因が考えられます。そのような背景から、「アナログ電子回路コミュニティ」で、この問題についての意見を募ってみることにしました。

 

TTLの時代にさかのぼってみると・・・

ある投稿者は、この問題がなくならない原因を次のように説明しています。それは、「初心者は未使用ピンについて配慮する余裕もないし、処置の仕方に関する知識もない」というものです。

いささか古い例になりますが、TTL(Transistor-Transistor-Logic)デバイスでは、多くの場合、未使用ピンをオープンにしておいても問題はありませんでした。そのときの“癖”で、CMOSのICでも未使用ピンをオープンにしてしまい、痛い目に遭ったという経験を持つ方もいるはずです。CMOSのICで入力ピンをオープンにしておくと、最初は入力がローであるものとして振る舞うことがほとんどです。

しかし、1分くらい経つと、入力がハイになった状態で動作するといったことが起こり得ます。一方で、マイクロコントローラのI/Oポートはオープンで処理することがほとんどでしょう。下手にグラウンドに接続してしまうと、ポートが出力モードに設定された際、電源がショートしてしまう可能性があるからです。

別の投稿者は、未使用ピンの処理については、「どこに接続するべきかというよりも、何Vを与えるべきなのかという見方をすると、答えを見つけやすい」と指摘しています。理想的には、入力段の仕組みを理解し、最適な処理を施すべきですが、これは意外に容易なことではありません。この投稿者は、基板の不具合の解析に携わった際、ECL(Emitter-Coupled Logic)に対応するバッファの未使用ピンがグラウンドに接続されているのを目にしたことがあるそうです。

このケースについても、何Vを印加すればよいのかという見方で、ECLのハイ・レベルまたはロー・レベルの電圧を与えていれば誤動作は起こさなかったはずです。ECLの未使用ピンはオープンにするのが正解なのですが、最近は厳密に言えばECLではないICをECLと称しているケースもあるので油断はできません。理論を押さえずに形だけまねると、デジタル入力ピンの処置でもトラブルを招くことになります。

未使用のピンの処置について、一般的な解があるとすれば、「データシート、アプリケーション・ノート、設計ハンドブックなどを参照し、製品ファミリーやICごとに基本的な事柄を理解する」ということに尽きるでしょう。未使用のピンの扱い方についてはドキュメントに明記されていますし、「このように処置してください」ということだけが書かれているわけではありません。電源電圧の変化、温度の変化、消費電流、ノイズ耐性も考慮して処置を施すよう記載されていることも多いはずです。そうしたドキュメントによって、最も厳しい条件下での振る舞いまで考慮した設計の基礎を学ぶことができるとも言えます。

この投稿者は、仕事で目にした回路において未使用ピンの処理が適切でないものがあまりにも多く驚きを禁じ得なかったそうです。メーカーが有用なドキュメントを提供していても、それをきちんと読まない人が大勢いるということです。あるいは、「さほど厳しい条件で動作させるわけではない」とか、「自分の経験から言ってこのようにしておけば大概は問題ない」といった油断が原因で問題が生じているのかもしれません。

当初、デジタルICはそれほど多くの種類が存在するわけではありませんでした。それでも、個々の違いや共通点を把握するのは容易ではなかったことは確かです。それに対し、現在では数えきれないほどの種類のデジタルICが提供されるようになりました。仕事で忙殺される日々を送っていれば、機能の設計に気を取られ、基礎を押さえることが疎かになりやすいのというのは十分に考えられることです。「習うより慣れろ」という発想は、基礎を押さえるという意味では危険な側面を持つと言えるでしょう。

なお、こうした問題を防ぐための1つの作法として、回路図にはすべてのピンを描き、何もつながなくてよいピンにはNCと明示するというものがあります。そうすれば、NCなのか、処置を忘れているのかが明確になります。また、高周波用途向けのコネクタでグラウンド・ピンが4本あるのなら、そのとおりに4本の信号線を描くといった配慮も必要です。

 

未使用のオペアンプに対する処置

デュアルオペアンプICやクワッドオペアンプICなどを使用する場合、すべてのオペアンプを使い切らないケースがあり得ます。その場合、未使用のオペアンプ(チャンネル)については、どのような処置を施すべきなのでしょうか。なかには、アナログ入力ピンについては、アナログ・グラウンドに接続したり、電源につないだりすることを標準的な処置としている企業もあるようです。あるいは、未使用のオペアンプがある場合には、とにかくボルテージ・フォロワを構成しておけば問題ないといった考え方もあるようです。果たして、これらの処置は正しいのでしょうか。

まず、未使用のチャンネルが存在する場合、ボルテージ・フォロワを構成しておくという方法について考えてみます。実は、この方法は発振を起こす可能性が捨てきれないので、あまり無造作に適用すべきではありません。とはいえ、両電源のオペアンプであれば、ボルテージ・フォロワを構成し、非反転入力ピンをグラウンドに接続しておけばほぼ問題は生じないはずです。ただし、単電源のオペアンプについては注意が必要です。単電源のオペアンプで入力をグランウンドに接続するということは、両電源を使用する際に入力を負の電源に接続するのと同じことです。つまり、±15Vで動作するバッファ・アンプに-15Vを入力するのと同じ意味になります。

レールtoレール入力のオペアンプであればこの条件を許容できるはずですが、もし出力がレールtoレールでなければ、2つの入力に大きな電位差が生じ、場合によっては素子にダメージが加わってしまいます(最大差動入力電圧のスペックを超えると、このような危険性が生じます)。安全な方法としては、入力電圧を電源電圧の中間くらいの電位(両電源の場合のグランウンドの電位に相当)に設定するのがよいでしょう。

両電源のオペアンプを単電源で使用する場合にも、非反転入力ピンが同相入力電圧の範囲に収まるようにバイアスをかけます。 また、オペアンプ製品の中には、内部の位相補償は緩めに抑えているものが存在します(アナログ・デバイセズも、超ローノイズの高速FET入力オペアンプ「AD745」や高出力電流のデュアル・オペアンプ「AD8017」など、その種の製品を数多く提供しています)。そうした製品の場合、クローズドループ・ゲインが低い条件下では位相余裕が小さくなります。つまり、ゲインを1に設定すると動作が不安定になるといったことが起こり得るということです(場合によっては発振します)。

この種の製品では、データシートを見ると、最少ゲインとして2倍、5倍といった規定が設けられています。つまり、未使用のチャンネルでユニティ・ゲインの回路を構成すると、規定内の入力電圧を印加していても動作が不安定になる可能性があります。安定性を得るためには、ノイズ・ゲインを変更するという手法もあるのですが、一般的な増幅回路を構成し、入力電圧範囲を考慮してバイアスをかけるというのが有効な処置になります。

なお、こうした処置を施すためには、外部部品が必要になるはずです。しかし、わずか2本の抵抗を追加するだけでも、それによって生じるコスト増を許容できないといケースもあるでしょう。未使用のチャンネルが存在してしまう設計を行った場合、この点についてはそれなりの覚悟が必要になるということです。

 

消費電流についての考慮

未使用のオペアンプに対して上記のような処置を行った場合、実際にアンプ回路を動作させ続けるということになります。当然のことながら、その消費電流を許容できるかどうかという検討は必須です。ただ、未使用のデジタル・ピンを処理する場合にも、その影響で生じる消費電流についての考慮が不要だというわけではありません。しかし、この点については、あまり活発な議論が行われているとは言えません。例えば、デジタルICでは、外部ピンなどが一時的にオープンになるケースに対応するために、プルアップ抵抗やプルダウン抵抗が使われることがあります。そこで消費される電流についても注意しなければならないということです。

プルアップ抵抗の基本回路

以下、直接的にはIC内部の設計についての話になりますが、未使用ピンの処置についても通じることです。例えば、消費電力を極力抑えなければならないという条件下でASICを設計するのであれば、当然のように内蔵プルアップ抵抗(あるいはプルダウン抵抗)を多用するのは好ましいことではありません。それらの端子がアサートされた状態を考慮し、必要なところだけにプルアップ抵抗を適用するという方法をとるべきです。アサートされる確率が1/100であれば、それほど問題にはならないという考え方です。

また、スリープの状態とアクティブな状態を切り替える回路があったとします。その場合、アクティブになった際には内蔵プルアップ抵抗を遮断するといった方法も検討すべきです。例えば、ある投稿者の場合、図1のような回路を考案して適用したと言います。この回路を使えば、スリープ動作時には消費電流をゼロに抑えることができます。タイ・ダウンされたピンは、オープンもしくはインピーダンスの上昇を感知し、瞬時に電位をプルアップします。それにより動作モードを変化させることができます。まさに、タイ・ダウンされているときの消費電流がゼロのプルアップ抵抗のように機能するということです。この回路は、デジタルの入力端子に付加しても問題なく高速に動作したそうです。

また、FPGAや汎用ロジックなどの入力ピンにはウィーク・プルアップ抵抗が当たり前のように使われています。しかし、動作時に50%の確率で無駄な電流が消費されるというのは無視できない事実です。ウィーク・プルアップ抵抗は、スイッチで制御を行うため、非常に複雑な回路になります。ピンの有効/無効を判断する情報を回路が把握できる場合には有効な手法ですが、スイッチを制御する回路で電流を消費してしまうという欠点があります。また、チップ面積も増加してしまいます。消費電力を抑えるだけでなく、回路の規模を削減することが求められる場合、ウィーク・プルアップ抵抗は必ずしも有効な手段だとは言えません。

上述したように、プルアップ抵抗の消費電流を問題視している設計者は意外なくらい少ないと言えます。中核をなす回路の消費電流があまりにも多く、ピンの周辺で消費される電流にまで気が回らなくなっているのかもしれません。しかし、消費電力の削減が極めて重要な回路では、そうした部分にも細心の注意を払う必要があります。また、そのことが重要な差別化要因につながることもあるでしょう。

 

注釈:記事中の画像は、HN:丼 さんより、アナログ電子回路コミュニティへ投稿されたものです。

 


 

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