如何設計PCB佈局以提升半橋GaN驅動器性能

作者：ADI資深應用工程師Peter Pham 和 應用工程師Sam Jafari


摘要

本文重點介紹由100 V半橋氮化鎵(GaN)驅動器驅動的半橋GaN轉換器之有效設計實踐，內容著重探討如何降低電壓振鈴並提升熱性能。100 V GaN驅動器可用於優化GaN FET的性能，能充分發揮GaN FET的優勢並提供穩健的過壓保護。

引言

近年來，氮化鎵(GaN)技術憑藉其相較於傳統矽基MOSFET的優勢，包括更低的寄生電容、無體二極體、卓越的熱效率和精巧的尺寸，大幅改變半導體產業1。GaN裝置變得越來越可靠，並且能夠在很寬廣的電壓範圍內工作。GaN裝置現已被廣泛用於消費性電子產品、汽車電源系統等眾多應用，有效提升了效率及功率密度。

GaN裝置具有許多獨特的電氣特性，例如低閘極電壓限值和死區期間的高反向傳導損耗，因此需要專用的驅動器來驅動。在沒有額外保護電路的情況下，不建議使用常規矽MOSFET驅動器來驅動GaN FET，以免導致性能問題和潛在的裝置受損風險。儘管GaN FET市場正不斷擴大，但專用的GaN驅動器仍舊稀缺。

ADI近期開發出旗下首款100 V半橋GaN驅動器LT8418。這款先進的驅動器具備穩健的電流汲出和灌入能力，並整合了智慧化開關，能夠維持穩定的自舉電壓，相對於VCC的壓降則非常小。此外，這款裝置具有分離閘極驅動器，可以精細控制導通和關斷擺率，進而降低振鈴並優化電磁干擾(EMI)性能，因而此款IC非常適合要求嚴苛的應用，例如D類放大器、高效率資料中心電源、高頻DC-DC轉換器和馬達驅動器。

然而，以高開關速度工作的GaN轉換器對於電路板寄生元件引起的振鈴特別敏感。如果過沖或下沖電壓超過絕對最大閾值，FET可能會受損。因此，要在GaN應用中採用這款新裝置，運用最佳設計實踐來提升效率和性能非常重要。

降低寄生電感

在開關事件期間，電流的快速變化會導致PCB佈局中固有的寄生電感與雜散電容產生諧振，進而引起轉換器中各個節點出現振鈴。當開關速度非常快時，由於快速di/dt瞬變，振鈴會更加顯著。在半橋配置中，寄生電感的主要來源是功率迴路和閘極迴路，如圖1所示。

Figure 1. Common parasitic inductance sources in a half-bridge configuration.
圖1. 半橋配置中的常見寄生電感源。

功率迴路電感包括FET漏極電感LD、共源電感 LCS以及來自輸入電容和PCB佈線的寄生電感。閘極迴路電感包括閘極電感 LGATE和共源電感 LCS。

圖2和圖3展示了寄生電感的影響，表現為開關節點電壓和閘極訊號上出現了更大振鈴。開關節點處的振鈴會增加開關損耗並降低EMI性能。同時，閘極訊號上的振鈴可能會超過閘極電壓閾值和絕對額定值，導致FET誤導通/關斷和閘極永久性損壞。因此，盡可能降低GaN轉換器中的寄生電感可確保穩健運行十分重要。

Figure 2. Ringing on the switch node voltage due to hot loop parasitic inductance.
圖2. 熱迴路寄生電感導致開關節點電壓出現振鈴。
Figure 3. Ringing on the gate signal due to gate loop parasitic inductance.
圖3. 閘極迴路寄生電感導致閘極訊號出現振鈴

採用內部垂直佈局來降低熱迴路電感

為了盡可能降低降壓或升壓轉換器中的熱迴路電感，關鍵是減小dv/dt快速轉換期間的電感效應和相關電壓尖峰，進而提高效率和EMI性能。熱迴路佈局非常重要，其由GaN FET和熱迴路電容的位置確定，會決定了熱迴路的物理尺寸，進而決定熱迴路的電感大小。為了盡可能降低熱迴路電感，建議採用圖4所示的內部垂直佈局。2

Figure 4. Optimal layout—internal vertical with FETs and hot loop capacitors on the same layer.
圖4. 優化佈局 - 採用內部垂直佈局，使FET和熱迴路電容位於同一層。

在此種佈局中，高側和低側FET並排放置在同一PCB層上。並行佈置可有效縮短互連佈線的長度。多個熱迴路電容（低等效串聯電阻(ESR)的陶瓷電容）也放置在同一層上，並直接毗鄰FET的源極和漏極端子。此種佈局利用內部第一層作為功率迴路返回路徑，此路徑與頂層上的正向路徑非常接近，進而有效縮小熱迴路的物理尺寸。由此還可確保熱迴路雜散電感與電路板總厚度無關。此外，正向和返回電流的感應磁場相互抵消，進一步降低了寄生電感。2

適當佈置熱迴路電容以優化熱性能

GaN裝置由於尺寸精巧且接觸面積有限，在高開關頻率和高負載下可能會承受極大的熱應力。因此，在設計PCB佈局時，採用有效的熱管理實踐對於確保性能可靠非常重要。

在降壓轉換器配置中，由於硬開關產生損耗，頂部FET通常會經受更高的溫度。為了增強散熱，建議將高頻熱迴路電容器放置在更靠近底部FET的位置。這種佈置不僅能夠優化高頻迴路的電氣路徑，而且在頂部FET周圍提供了額外的空間，有助於改善散熱。在此種佈局中，內部第一層上的電源平面（位於Q1和Q2下方）是 VIN。此種佈局策略的頂層如圖5a所示。

相較之下，在升壓配置中，底部FET通常會因為硬開關而承受更高的熱應力。因此，高頻熱迴路電容應位於頂部FET附近，並在底部FET周圍留出空間以改善散熱。返回地平面位於第二層。此種佈局如圖5b所示。

Figure 5. Hot loop capacitor placement for thermal dissipation improvement in buck and boost: (a) Buck layout with capacitors near bottom FET; (b) Boost layout with capacitors near top FET.
圖5. 適當佈置熱迴路電容以改善降壓和升壓配置的散熱效果：(a)降壓佈局，電容靠近底部FET；(b)升壓佈局，電容靠近頂部FET。

貫孔雖小但有用

在FET的焊墊上直接佈置多個層間連接貫孔，有助於進一步降低熱迴路寄生電感，如圖6所示。由於漏極和源極端子交錯排列，因此流過這些貫孔的電流方向相反，進而形成多個方向相反但相鄰的磁場迴路。這些磁環導致磁場自我抵消，故熱迴路中的寄生電感顯著降低。2

Figure 6. Vias were placed on the solder pads of GaN devices for thermal and electrical conductivity improvement.
圖6. 在GaN裝置的焊墊上佈置貫孔以改善熱導率和電導率

此外，這些貫孔能夠有效增強散熱性能，將FET的熱能傳輸到其他PCB層的銅平面，因此有助於維護裝置在高功率運行期間的熱完整性。貫孔還能將電流分配到多個PCB層上，並能有效降低電阻。建議填充這些貫孔，以防止焊接過程中放氣和焊料洩漏，並提升散熱和導電性能。

圖7比較了兩個由LT8418驅動的GaN降壓電路板之間的溫度差異。在相同工作條件下，採用推薦佈局實踐設計的電路板相較於設計不理想的電路板，前者搭載的GaN FET的溫度明顯更低（相差最多28˚C）。

Figure 7. Thermal comparison at V<sub>IN</sub> = 48 V, V<sub>OUT</sub> = 12 V, I<sub>OUT</sub> = 10 A, F<sub>SW</sub> = 500 kHz. Proposed design practices help reduce FET temperature by almost 30˚C: (a) Layout with poor design practices—high FET temperatures; (b) Layout with proposed design practices—cool FET temperatures.
圖7. 溫度比較，測量條件：VIN = 48 V，VOUT= 12 V，IOUT = 10 A， FSW= 500 kHz。建議的設計實踐使FET溫度降低近30˚C：(a)設計不理想的佈局 - FET溫度高；(b)採用建議設計實踐的佈局 - FET溫度低。

善用閘極電阻

GaN FET的固有特性使其絕對最大閘極電壓額定值通常在6 V左右，低於矽(Si) MOSFET。3 因此，不建議使用針對較高閘極電壓而設計的常規Si MOSFET驅動器來驅動GaN裝置。設計GaN轉換器時務必小心，避免因電壓尖峰或閘極振鈴而造成損壞。

若以過高的速度切換GaN FET，可能會導致開關節點出現嚴重的電壓過沖和振盪。如上所述，這種現象主要是由電路內的寄生電感和電容引起的。此外，開關節點和閘極之間的耦合可能會引起意外的振盪，進而觸發FET誤導通。這種意外導通可能會造成直通狀況，即高側和低側FET同時導通，產生過大的電流。此現象不僅會降低系統效率，而且會為FET帶來熱過應力和永久性損壞的嚴重風險。為了緩解這個問題，必須調整閘極訊號的擺率，進而確保電路的可靠性並延長其使用壽命。

LT8418用於驅動閘極電壓介於3.85 V至5.5 V之間的GaN裝置，為閘極提供了充足的安全餘裕。GaN FET應盡可能靠近IC放置，以縮短閘極佈線，有效降低閘極電感。此外，這款GaN驅動器具有分離閘極驅動特性，支援透過閘極電阻獨立調整導通和關斷擺率。利用此特性可以對開關行為進行精細調整，進而滿足系統要求。閘極電阻可消耗高頻振鈴的能量，進而產生抑制閘極訊號振盪的作用。應謹慎選擇閘極電阻值，以平衡開關速度、EMI性能和閘極損耗。

Figure 8. Waveforms of a buck with adequate and inadequate top gate resistor values: (a) R<sub>TGP</sub> = 2 Ω – Clean waveforms with minimal ringing; (b) R<sub>TGP</sub> = 1 Ω – Oscillating waveforms exceeding gate max rating.
圖8. 頂部閘極電阻值夠大和不夠大兩種情況下降壓轉換器的波形：(a) RTGP = 2 Ω - 波形乾淨，振鈴非常小；(b) RTGP = 1 Ω - 振盪波形，超過閘極最大額定值。

為了確定最優閘極電阻值，推薦做法是在諸如最大負載和最高開關電壓等最壞情況下，在試驗台上評估閘極訊號。先從較高的閘極電阻值（如3.3 Ω）開始測試有助於抑制初始振鈴並建立一個安全基準。然後可逐步降低電阻值，同時監測閘極訊號上是否出現過度振鈴、過沖或下沖。要確保閘極電壓波形在最大額定閘極電壓以下和閾值電壓以上具有足夠的安全餘裕，此方法可透過優化電阻值來實現可接受的訊號品質和效率，同時維持足夠的抑制效果。

圖8a顯示了使用2 Ω的理想頂部閘極電阻時，降壓轉換器的一些典型波形。這些波形很乾淨，沒有明顯的過沖或振鈴，表示抑制有效且開關特性得到了優化。相較之下，圖8b突顯由於頂部閘極電阻(1 Ω)不足，導致頂部閘極訊號出現過沖，超過6 V的安全閾值，可能會造成GaN FET損壞和EMI提高。

測試點佈局不當可能導致誤判—務必小心

不理想的測試點佈局可能會引入寄生電感，導致觀測到的訊號失真，產生錯誤讀數，並可能讓開發者誤判電路性能。因此，為了準確測量閘極訊號，尤其是在高速切換的情況下，適當的測試點佈局非常重要。

設計測試點的關鍵做法之一是使用短開爾文連接。這種方法將目標讀取訊號與其他雜訊訊號分離，能夠有效降低共用寄生元件的影響，並確保探頭直接在FET端子處測量實際閘極訊號。

為了測量底部閘極和開關節點訊號，建議使用低電容被動探頭，並讓彈簧接地引線靠近GaN FET的GND，以盡可能降低探頭物理連接的影響。頂部閘極VGS訊號以開關節點為基準，因此讀取該訊號較為困難。這項任務適合使用高速差分探頭。為了獲得更好的結果，此類光學差分探頭通常需要搭配專用的MMCX連接器，如圖9所示。

Figure 9. An MMCX connector is recommended for a differential probe when reading gate signals.
圖9. 讀取閘極訊號時，建議差分探頭使用MMCX連接器。

圖10並展示了不當的測試點設計和合理的測試點設計的波形比較。

Figure 10. Waveform comparison between a bad and a good test point design: (a) false ringing on waveforms induced by a bad test point layout; (b) clean waveforms captured from a good test point layout.
圖10. 不當的測試點設計和合理的測試點設計的波形比較：(a)不當的測試點佈局導致波形上出現假振鈴；(b)從合理的測試點佈局採集到的乾淨波形。

結論

本文重點介紹了由LT8418驅動的GaN半橋轉換器的關鍵設計實踐。例如，採用優化的PCB佈局、合理的電容佈置及精細調整的閘極電阻來確保電路穩健運作，以及使用精密測量技術來驗證電路性能等。在此基礎上，結合LT8418的先進特性，對於要求高效率、精巧尺寸和熱穩定性的高頻應用而言，使其，將使LT8418成為理想的驅動器選擇。

參考文獻

1 “Why GaN: Benefits of Gallium Nitride.” Efficient Power Conversion Corporation。

2 David Reusch，“Optimizing PCB Layout.” Efficient Power Conversion Corporation, 2019年。

3Alex Lidow、Michael de Rooij，“eGaN FET Electrical Characteristics.” Efficient Power Conversion Corporation，2012年。