如何確保高度複雜積體電路在合格測試過程中達到零失效

作者：ADI 資深產品工程師 Rajesh Sur


摘要

有鑑於嚴格的標準和系統的複雜性，在對航空航太與防務應用的元件進行評估時，從本質而言或許會面臨很高的要求。然而，遵循精準的規範流程能夠顯著降低在合格測試階段出現故障的機率。本文將概述先進的Apollo MxFE AD9084寬頻混合訊號前端。在合格測試過程中，我們建置了一系列不同的規範流程，以確保得到毫無瑕疵的結果。文中概述所採用的一些關鍵程式，同時闡述建置類似的設計方法能夠如何協助減少風險。

引言

在進行合格測試之前展開預測試或預篩選十分重要，有助於剔除潛在的性能欠佳元件。任何未通過電氣測試的元件都不得進入後續步驟，因為後續步驟會對元件建置合格測試所要求的應力。一旦某些元件的性能逼近測試極限，問題便會接踵而至。這些元件起初能夠通過測試，但在承受應力的過程中，其性能可能會超出極限範圍，進而導致自動化測試設備(ATE)給出不合格測試結果。因此，務必要篩除那些性能接近測試極限異常值的元件。

一種方法是事先依據生產測試極限，對元件進行電氣測試（電測），生產測試極限能夠在實際測試資料極限的基礎上提供三倍標準差的保護範圍。這構成了第一輪測試。第二輪測試則是採用與資料手冊中的極限值相對應（且沒有容差範圍）的合格測試極限來進行預電氣測試。

經過如此兩輪的篩選流程，可以顯著降低因合格測試所要求的應力而引發故障的概率。透過篩除那些性能接近異常值範圍的元件，可以有效減少合格測試應力階段發生故障的風險。這種主動式方法提升了元件的整體可靠性與性能表現。

實用的合格測試工具和方法

圖1展示了如何運用統計工具來確保元件通過預測試，並且性能處於合格測試規格極限範圍之內（即介於規格上限和下限之間）。在預測試環節，為每個元件分配唯一的序號同樣十分關鍵。對於數量較大的情況，更宜採用電子晶片ID，便於對預測試和後測試的資料進行比對。若與預測試極限值的偏差小於10%，即判定通過測試，而此一過程需要在合格測試期間調用電子晶片ID。

Figure 1. Statistical tools utilized during the pretesting process.

圖1.預測試過程中使用的統計工具。

為了區分元件失效和測試重複性問題，控制元件要按照相同的測試序列迴圈運行50次。若50次測試全部通過，說明測試具備穩定性。但如果在進行幾次插入操作後測試失敗，則表示存在測試重複性問題，需要進一步調查。對施加應力後的測試資料進行分析有助於識別與測試相關的潛在問題。倘若發現這類問題，就需要對測試程式進行優化，而不是判定為元件失效。對於ADI的Apollo MxFE AD9084等複雜元件而言，即便在高溫應力測試期間，確保控制元件持續運行也極為關鍵。有鑑於此款元件的運行功率為37 W，採用獨立的控制元件能夠防範潛在的電源問題。

元件失效的另一種常見形式是電源軌切換過程中出現的電壓瞬變。當電源軌開啟時，最初幾毫秒內可能會出現電源突刺，有可能損壞元件。如果可靠性實驗室裡發生電力中斷，並且要啟動發電機，就有可能出現電壓瞬變，進而可能會損壞元件。這被稱為電氣超載(EOS)。為了防止此類情況發生，一個相對簡單的辦法是加裝一個瞬態電壓抑制(TVS)二極體。TVS二極體作為分流元件接入電源線路。一旦發生電壓瞬變，TVS二極體會率先啟動，進而避免EOS造成的損壞，有效降低合格測試過程中元件的失效率。

圖2展示了處於工作狀態的TVS二極體，其能夠防止電源突刺產生，並避免對元件產生不良影響。這種預防措施有助於避免重新進行合格測試、進度延誤或消耗額外資源。在Apollo MxFE AD9084的開發過程中，預防這些情況是關鍵的設計考量因素。

Figure 2. TVS diode for power glitch prevention.

圖2.用於防止電源故障的TVS二極體。

在合格測試過程中，另一種可能出現的故障與濕度敏感度等級(MSL)應力有關。在回流和烘烤過程中，通常會先進行共聚焦掃描聲學顯微鏡(CSAM)研究，之後才施加這種應力。MSL應力也稱為封裝級合格測試應力。有時，CSAM圖像會顯示出在施加應力和進行後續電測試階段後出現的晶片分層現象。CSAM是一種快速的非破壞性分析技術，利用超音波來檢測積體電路及類似材料內部聲學特性的變化。

根據聯合電子設備工程委員會(JEDEC)標準，如果環氧樹脂與晶片之間的晶片分層比例超過10%，則判定為不合格。為了預防這種情況，一種方法是在合格測試過程中進行CSAM分析和穿透掃描分析。穿透掃描也稱為透射模式的聲學顯微鏡技術，在檢測晶片黏貼介面處的分層情況時特別有效。

為了進一步防止晶片分層，有兩個重要因素需要考慮。首先，檢查環氧樹脂和固化曲線的溫度，確保處於合適的範圍內。其次，在組裝過程中，特別是如果涉及高壓清洗，要確認已有效清除了所有助焊劑殘留物。此外，選擇正確的MSL級別也非常重要。對於基於層壓板的封裝結構，將MSL目標設定為3是較為明智的選擇。採用MSL級別1或2可能會引發故障。

對於較大面積的電子封裝，例如10 mm2 × 10 mm2薄型四方扁平封裝(TQFP)，選擇MSL級別3更優於MSL級別1，可以降低晶片分層的風險和元件出現潛在失效的可能性。

有用的合格測試

漏電測試是一項重要的預電測試步驟，有助於判斷是否存在製程缺陷問題。漏電測試包括關閉元件電源，然後施加正電壓和零電壓來檢查是否有電流流動。如果檢測到電流，則表示存在製程缺陷。這些存在製程缺陷的元件不應再進行合格性應力測試，否則可能會引發故障誤判，導致難以確定故障的根本原因，而這類根本原因很可能與製造製程相關。

然而，將用於漏電測試的硬體整合到最終的硬體介面板(HIB)中可能會很複雜。為了解決這個問題，可製作一個探針卡。即便在晶片被組裝到最終封裝之前，也能展開漏電測試。如此一來，就能儘早發現任何製程缺陷。

在合格測試過程中，另一種常見故障是由裝配問題引起的，可能歸咎於像是銅柱凸塊或高接腳數BGA封裝等因素，BGA封裝接腳數可達900個，有時會導致突點下金屬化製程變得複雜。為了識別並解決裝配問題，一個有效手段是進行導通性測試，包括正向和負嚮導通性測試。這有助於及早發現裝配問題，甚至在進行功能和參數測試之前就能發現問題。這也有助於查明問題的根源所在。在某些情形下，會在最終封裝裝配之前，使用探針卡對晶片級進行導通性測試。此舉不僅能降低成本，還能預估最終樣品的數量，既有助於削減成本，也便於團隊進行更周全的規劃。

值得注意的是，導通性測試所揭示的是與裝配相關的問題，這和因元件自身問題導致的合格測試失敗有所不同。倘若出現的故障與封裝過程相關，從合格測試的視角來看，這會被視為與封裝有關的問題。不過，如果問題與封裝有關，便可以採取相應措施予以糾正。常見的裝配問題包括焊線機未對準、環氧樹脂塗抹不當、固化曲線溫度異常等。據觀察，多年來，相當大比例的可靠性故障都可歸咎於與裝配相關的問題。因此，在裝配過程中採用可靠的電子封裝方法，能夠顯著降低與合格測試相關的故障率。

Figure 3. Continuity testing usually involves testing of the ESD protection diodes.

圖3.導通性測試通常涉及對ESD保護二極體的測試。

Figure 4. Typical lab setup for continuity testing of the integrated circuit.

圖4.積體電路導通性測試的典型實驗室設定。

直流高溫工作壽命(DCHTOL)測試對於預測元件的可靠性隨時間的變化非常重要。透過在70°C到125°C的溫度範圍內對元件施加應力，我們得出了一個約為118的加速因數(AF)。這表示在125°C下每測試一個小時，大致相當於在70°C的正常使用環境下運行118個小時。

Figure 5. External clock of 125 MHz going to each of the HTOL site for the internal clock within Apollo MxFE

圖5.125 MHz的外部時脈傳送至各個HTOL網站，作為Apollo MxFE內的內部時脈。

對於持續1,000小時的DCHTOL應力測試而言，這相當於正常運行約13.58年。這種應力測試對於ADI的Apollo MxFE AD9084極為關鍵。此款元件應用於相位陣列雷達及航太領域等場景時，需長時間持續運行。

Equation 1

在測試過程中，可以透過監測I/V曲線來預防諸如負載或散熱片之類的問題。這有助於儘早察覺任何潛在隱患，避免在合格測試過程中出現誤判。

防止合格測試失敗的另一種方法是，在將出現故障的元件送去分析之前，先展開額外測試。測量接觸電阻就是一種有效的測試手段，有助於精準定位故障發生的位置並找出故障原因。

高溫工作壽命(HTOL)測試是另一個可能導致元件發生故障的關鍵階段。準確測定熱阻（結殼熱阻，θJc）對於避免元件過熱非常重要。熱掃描能夠提供關鍵資訊，有助於識別出現過熱的區域，進而可以採取糾正措施。

靜電放電(ESD)也可能導致合格測試期間出現元件失效。在對受到ESD的元件進行測試時，納入控制元件，有助於確保遵循ESD相關協議，確保測試過程中的操作符合規範。

根據接腳的功能對接腳進行分組，並在不同的隔離區域中施加ESD，可以降低因ESD而導致元件失效的風險。此外，對於像是Apollo MxFE等精密元件而言，細緻地對時脈進行調節極為關鍵，特別是在使用內部鎖相迴路(PLL)或時脈的時候。恰當的振盪器頻率與電壓水準，對保障測試的可靠性有非常重要的作用。

在HTOL測試期間，解決晶體振盪器電路的問題十分重要。雖然修改原理圖和佈局會有所助益，但在合格測試板上落實這些更改，可能需要付出高昂的成本。為規避這種情況，採用類似於ADI AD9084所運用的轉接板策略，不失為一種經濟高效的解決方案。

如圖6所示，在ADI的Apollo MxFE示例中，每一塊採用了改進時脈方案的轉接板均接受了單獨的驗證。隨後面臨的挑戰在於，將這些轉接板固定到現有的HTOL測試板上，而這些現有測試板的時脈方案存在缺陷。我們確立了特定的焊接點，成功地將轉接板焊接到了現有的HTOL測試板上。這項設計銜接進展順利，大幅節省了原本會耗費在重新開發新板上的成本與時間。完成時脈方案優化及AD9084的合格測試後，截至目前所展開的任何HTOL測試中，均未發現元件失效的情況。

Figure 6. Optimized clock signal generated from the modified adaptor board going to each of the HTOL device under stress, eight of them without attenuation or clock jitter.

圖6.經修改後的轉接板生成的優化時脈訊號會被輸送至每個承受應力的HTOL測試元件，其中八個元件無訊號衰減或時脈抖動。

Figure 7. Apollo MxFE HTOL board running successfully with the clock adapter board attached successfully to the HTOL board.

圖7.Apollo MxFE HTOL測試板成功運行，且時脈轉接板已成功連接到HTOL測試板上。

遵循本文所概述的指導方針，能夠有效減少合格測試失敗的情況發生。需要注意的是，合格測試失敗很大一部分是由外部因素所致，而非元件本身存在的固有問題。透過認真執行上述步驟，不僅可以降低合格測試中遇到挫折的機率，還能夠進行深入分析以準確找出根本原因。這種高效的方法有助於產品及時推向市場，同時還能減少對測試人員和工時的需求。此外，還有助於明確需要關注的特定領域，進而能夠向設計團隊提供全面的回饋意見。

結論

ADI致力於提供可靠且高性能的解決方案，並為此不斷優化內部流程。自從完成對Apollo MxFE的合格測試後，ADI新增許多合格測試專案和流程，涵蓋多個層面，包括針對單一承受應力的元件(DUST)展開電流和電壓測量工作。同時，ADI並運用比較器來監測電壓是否超過目標值，並藉由LED指示燈顯示狀態。此外，為了增強可靠性，系統整合由微控制器操控的看門狗計時器，作為一項安全保障機制。一旦遭遇電源故障，看門狗計時器便會觸發系統關閉，有效避免對可靠性測試元件造成任何潛在損害。諸如此類的改進措施有助於在對高度複雜的積體電路進行合格測試時，進一步確保實現零失效目標。