統一封裝策略（Common Footprint Strategy）：以相同封裝提高多相降壓性能

作者：ADI 研究員Alexandr Ikriannikov 及產品應用工程師 Bruce Hu


摘要

當客戶要求穩壓器BOM中的所有元件（包括控制器、功率級和磁性元件）都有多個供應來源時，統一封裝(common footprint)策略能夠滿足要求。然而，ADI並未參與價格戰，而是開發耦合電感IP來顯著提升系統性能，進而為客戶提供更高的系統價值。

引言

資料中心、人工智慧(AI)和通訊領域的許多應用使用輸入電壓為12 V的多相降壓穩壓器。圖1(a)顯示了常規8相降壓轉換器，其中分立電感(DL)排成一行，間距為業界典型的8.3 mm/相。圖1(b)顯示了採用相同佈局的替代解決方案，其中分立磁元件被替換為兩個4相耦合電感(CL)。

Figure 1. An 8-phase buck voltage regulator with 8.3 mm/phase pitch with (a) discrete inductors, and with (b) two 4-phase coupled inductors.
圖1.8相降壓穩壓器，間距為8.3 mm/相，具有(a)分立電感和(b)兩個4相耦合電感。

需要思考的是，客戶為什麼會選擇這個替代方案？而 ADI 開發這套獨特解決方案背後的動機又是什麼，僅僅是為了與眾不同嗎？答案是CL的品質因數(FOM)顯著增加，可以根據客戶的不同優先順序進行調整。統一封裝(CF)策略表示所有元件的佔用空間都相同。所以，當解決方案尺寸相同時，優化的重點將放在提升效率上。

對於DL和CL，應考慮其基本原理和主要區別。常規降壓轉換器各相的電流漣波可由公式1求出，其中工作週期為D = VO/VIN, Vo 為輸出電壓，VIN為輸入電壓，L為電感值，Fs為開關頻率。

Equation 1.

或者，漏感為Lk且互感為 Lm的耦合電感中的電流漣波可表示為公式2。1 FOM用公式3表示，其中Nph為耦合相數，ρ為耦合係數（公式4），j為運行指數，定義了工作週期的適用區間（公式5）。

Equation 2.

Equation 3.

Equation 4.

Equation 5.

透過比較公式1和公式2可知，FOM是主要區分因素，展現了CL在電流漣波消除方面要優於DL。FOM的值取決於多個因素，而在CL中，FOM值通常可以很大，表示性能大幅提升。不過，單靠FOM優勢本身，並不能保證很大的性能差異。系統必須根據所需的優先順序，有意識地利用增加的FOM所帶來的優勢。

CL優化

從 VIN = 12 V至VO = 1 V參考設計開始，其中DL = 100 nH提供了基線性能，針對耦合係數 Lm/Lk的幾個實際合理的值，繪製了 Nph = 4 建構模組的CL FOM，如圖2所示。紅色曲線 Lm/Lk = 0表示分立電感的FOM = 1基線。這裡的目標是保持相同的瞬態性能和相同的輸出電容槽Co，因此為CL洩漏選擇了相同的100 nH值。如文章「解決耦合電感中的磁芯損耗問題」2和影片「耦合電感的基礎知識和優勢」1所示，並且在圖2中可以清楚看到，理想情況下，Lm值應盡可能高，使耦合係數最大化（公式4），進而增加FOM。在給定尺寸（h = 12 mm，相位間距8.3 mm/ph）下，合理的Lm= 260 nH可透過極其保守的Isat = 25 A實現，這與允許的相位間電流不平衡有關。請注意，CL的負載能力由Lk的Isat定義，在該CL設計中，Isat為每相>100 A（105°C時），超過DL Isat 額定值。

Figure 2. FOM for a 4-phase CL for some different L<sub>m</sub>/L<sub>k</sub> values as a function of the duty cycle D. The region of interest is highlighted.
圖2.針對一些不同 Lm/Lk值，4相CL的FOM與工作週期D的函數關係。突顯了目的地區域。

12 V至1 V應用對應的工作週期範圍約為D~0.083。對於保守的 Lm/Lk = 2.6，圖2中的FOM > 2.5，表明CL中的Fs可輕鬆降低二分之一，以保持較低的電流漣波。由於與開關頻率成比例的幾種損耗將降低，因此這應該能顯著提高效率。

增加 Lm通常有利於減少電流漣波，但圖3可見 Lm = 260 nH能夠實現大部分電流漣波消除的好處，且不會出現回報遞減的情況（回報遞減是指進一步增加 Lm帶來的改善非常有限）。

Figure 3. Current ripple for DL = 100 nH and CL = 4× 100 nH for V<sub>IN</sub> = 12 V, V<sub>O</sub> = 1 V, and F<sub>s</sub> = 800 kHz as a function of L<sub>m</sub>.
圖3.VIN= 12 V、 VO = 1 V且 Fs= 800 kHz條件下，DL = 100 nH和CL = 4× 100 nH時的電流漣波與Lm的函數關係。

圖4繪製了相應的電流漣波，比較了VIN = 12 V和 Fs = 800 kHz條件下的基線設計DL = 100 nH與建議的四相CL = 4× 100 nH (Lm = 260 nH)。顯然，CL解決方案可以在Fs = 400 kHz時而不是800 kHz時運行，並且相較於800 kHz條件下的DL = 100 nH，仍具有較小的電流漣波。峰對峰值漣波較小，表示所有電路波形的均方根值也會較小，包含傳導損耗。主要的效率提升將來自於Fs減少二分之一，表示開關損耗、FET體二極體的死區時間損耗、反向恢復、閘極驅動損耗等將大幅減少。請注意，最顯著的效率提升將出現在輕載條件下，此時交流損耗更為明顯。然而，由於有些損耗（例如開關轉換過程中的電壓和電流重疊）與負載電流成比例，因此效率提升在滿載時也將顯而易見。

Figure 4. Current ripple for DL = 100 nH (800 kHz) and CL = 4× 100 nH (800 kHz, 400 kHz) for V<sub>IN</sub> = 12 V as a function of V<sub>O</sub>.
圖4. VIN = 12 V條件下，DL = 100 nH (800 kHz)和CL = 4× 100 nH (800 kHz, 400 kHz)時的電流漣波與VO的函數關係。

經開發之4× 100 nH耦合電感如圖5所示。請注意，接腳佈置符合DL佔用空間要求，相容多個來源和替代方案。

Figure 5. Developed CL = 4× 100 nH, 33.5 mm × 10 mm × 12 mm.
圖5.開發的CL = 4× 100 nH，33.5 mm × 10 mm × 12 mm。

實驗結果

四相降壓轉換器的瞬態性能如圖6所示，比較了8相DL = 100 nH (600 kHz)和2× CL = 4× 100 nH (400 kHz)的波形。正如預期，相同的電流擺率和相同的輸出電容導致瞬態性能相似。由於一個相位的工作週期瞬態變化會導致所有相位電流同時變化，因此耦合相位能夠有效增加回饋迴路的相位餘裕，再加上多相拓撲，能夠緩解因CL開關頻率降低而造成的潛在回饋頻寬進而降低。

Figure 6. Transient for 8-phase DL = 100 nH (600 kHz) and 2× CL = 4× 100 nH (400 kHz) for V<sub>IN</sub> = 12 V, V<sub>O</sub> = 0.9 V for 135 A load steps. Same board, same C<sub>o</sub>, same conditions.
圖6.135 A負載階躍下， VIN = 12 V、VO = 0.9 V時，8相DL = 100 nH (600 kHz)和2× CL = 4× 100 nH (400 kHz)的瞬態性能。電路板相同，Co相同，條件相同。

圖7顯示了不同開關頻率下的相應效率比較，其中虛線表示DL，實線表示CL。在高開關頻率下，CL和DL的電流漣波都不顯著，因此效率相似。但由於CL具有明顯的電流漣波優勢，所以降低CL的 Fs會令整體損耗大幅減少，且電流漣波增加不會對其造成太大的影響。DL解決方案的效率也隨著Fs的降低而提高，但速度會越來越慢，因為過大的電流漣波會使波形的均方根值變差，並導致磁芯損耗和ACR損耗呈非線性增加。因此，相較於DL，CL具有明顯的效率優勢：峰值時為1%，滿載時為0.5%。相關熱性能也有所改善。

Figure 7. Measured efficiency comparison of the 8-phase DL = 100 nH (dashed curves) and 2× CL = 4× 100 nH (solid curves) designs with a common footprint, V<sub>IN</sub> = 12 V, V<sub>O</sub> = 0.9 V.
圖7.8相DL = 100 nH（虛線）和採用統一封裝策略的2× CL = 4× 100 nH（實線）設計的測量效率比較，VIN= 12 V，VO= 0.9 V。

結論

根據統一封裝(CF)策略，用於替代分立電感的CL解決方案在設計時採用相同的佔用空間和總體尺寸，可作為12 V至~1 V應用的4相建構模組。透過利用CL的優勢，可使效率得到明顯提升，同時並保留了瞬態性能。實驗結果證實了基於FOM的設計和優化策略。

上述已實現的整體性能提升，便是ADI IP在耦合電感方面優勢之有力說明。

參考文獻

1 Alexandr Ikriannikov，「耦合電感的基礎知識和優勢」，Maxim Integrated，2021年8月。

2 Alexandr Ikriannikov和Di Yao，“Addressing Core Loss in Coupled Inductors”，Electronic Design News，2016年12月。

Aaron M. Schultz和Charles R. Sullivan，“Voltage Converter with Coupled Inductive Windings, and Associated Methods”，美國專利6,362,986，2001年3月。

Jieli Li，“Coupled Inductor Design in DC-DC Converters”，碩士論文，達特茅斯學院，2002年。

Pit-Leong Wong、Peng Xu、Bo Yang和Fred C. Lee，“Performance Improvements of Interleaving VRMs with Coupling Inductors”，《IEEE電源電子會刊》，第16卷第4期，2001年7月。

Yan Dong，“Investigation of Multiphase Coupled-Inductor Buck Converters in Point-of-Load Applications”，博士論文，維吉尼亞理工學院暨州立大學，2009年。

Alexandr Ikriannikov，“Coupled Inductor with Improved Leakage Inductance Control”，美國專利8,102,233，2009年8月。

Alexandr Ikriannikov，“Evolution and Comparison of Magnetics for the Multiphase DC-DC Applications”，IEEE應用電源電子大會的行業分會，2023年3月。

Alexandr Ikriannikov和Di Yao，“Converters with Multiphase Magnetics: TLVR vs. CL and the Novel Optimized Structure”，PCIM Europe 2023；電源電子、智慧運動、可再生能源和能源管理的國際展覽和會議，2023年5月。

Alexandr Ikriannikov和B. Xiao，“Generalized FOM for Multiphase Converters with Inductors”，IEEE能源轉換大會暨博覽會(ECCE)，2023年10月。