20 GHz直接採樣：一體式奈奎斯特——第1部分：挑戰與方法

作者：ADI 現場應用工程師 Ian Beavers、資深首席工程師 Peter Delos、Brian Reggiannini 以及系統應用工程師 Connor Bryant


摘要

長期以來，人們一直期望電子戰(EW)和通訊情報(COMINT)系統能夠在單一奈奎斯特區實現2 GHz至18 GHz的寬頻寬觀測。交錯ADC核心是一種可行方案，但其需要2 GHz至18 GHz的前端模擬頻寬。時間交錯是一種使採樣速率加倍的常用方法。然而，在高速原始資料的處理需求和ADC內部的數位濾波能力之間，可能需要權衡取捨。

簡介

為使ADC接收器的奈奎斯特頻寬加倍，通常採用傳統的時間交錯方法。然而，還有其他架構能夠帶來更多優勢。本系列文章由三部分組成，將闡述透過商用ADC對2 GHz至18 GHz頻寬進行第一奈奎斯特區直接採樣的方案。第1部分介紹面臨的挑戰和可能的因應方法。第2部分詳細說明直接正交採樣和測量結果。第3部分將正交採樣結果與時間交錯結果進行比較，以便使用者根據其系統目標確定優選方案。

第1部分：應用、交錯基礎知識和AD9084方案

混疊問題

圖1a顯示了一個類比頻譜，其中所需訊號（黃色）在第一奈奎斯特區(0 - fS/2)，阻塞訊號（藍色）在第二奈奎斯特區( fS/2 - fS)。根據採樣準則，數位採樣的類比訊號將出現在 fS的整數倍處。如圖1b所示，窄頻阻塞訊號和所需訊號均在 fS的正整數倍和負整數倍處重現。架構ADC的挑戰在於系統工程師如何利用其他採樣方法來緩解這個已知問題。

Figure 1. Spectral view: (a) Analog domain spectrum showing two signals spaced in frequency; (b) sampled spectrum of a 40 GSPS ADC; in this case, the two signals in the analog domain can be resolved in one Nyquist band; (c) sampled spectrum of interleaved ADCs each at 20 GSPS. Note the amplitude spectrums are on top of each other, preventing the resolution of the two signals. This article shows that the phase information between the interleaved slices is different and enables multiple options for interleaving ADCs including both quadrature interleaving and time interleaving.

圖1.頻譜視圖：(a)類比域頻譜，顯示了兩個頻率不同的訊號；(b) 40 GSPS ADC的採樣頻譜；在這種情況下，類比域中的兩個訊號可以在一個奈奎斯特頻段中解析；(c)交錯ADC的採樣頻譜，每個ADC的採樣速率為20 GSPS。請注意，幅度頻譜彼此重疊，導致兩個訊號無法分辨。本文顯示交錯分割的相位資訊不同，這就為交錯ADC提供了多種實現方案，包括正交交錯和時間交錯。

奈奎斯特準則指出，當訊號頻寬大於fS/2時，就會出現不良的混疊效應。在採樣系統中，獨特頻譜僅在0到fS/2的範圍內可見。高階奈奎斯特訊號會以干擾鏡像的形式混疊或折返到奈奎斯特區（0至fS/2），如圖1c所示。從大於fS/2的頻率產生的鏡像訊號會阻塞所需訊號，降低SFDR，有時甚至導致訊號無法恢復。

在傳統的EW和COMINT系統中，由於高階奈奎斯特區中存在阻塞訊號，因此需使用抗混疊(AA)濾波器。在第一奈奎斯特區進行採樣時，使用低通濾波器來抑制高於 fS/2的阻塞訊號，防止其鏡像折返到第一奈奎斯特區中。如果所需訊號始終在第一奈奎斯特區中，這些系統會運行良好。不過，訊號能否滿足這一條件，直接取決於採樣速率。

當干擾訊號略高於採樣頻率的一半(fS/2)且目標訊號略低於fS/2時，此設定無效。在圖2中，干擾訊號太近，故無法做到既能應用抗混疊濾波器，同時不會損失部分所需頻寬。建議的做法是在fS/2附近使用20%的頻率保護帶。

Figure 2. Spectral view of a blocker in the second Nyquist aliasing near a smaller first Nyquist signal of interest.

圖2.第二奈奎斯特區中的阻塞訊號與附近較小的第一奈奎斯特區目標訊號混疊的頻譜視圖。

取代第一奈奎斯特區採樣的一種常用方法是欠採樣，其將所需訊號頻寬置於更高的ADC奈奎斯特區。在此種情況下，所需訊號處於大於 fS/2的高階頻段中。抗混疊濾波器實際上相當於帶通濾波器(BPF)，其作用是選定高階頻段中的所需訊號。該BPF會抑制通帶以外的頻率，這些頻率可能是阻塞訊號或任何帶外雜訊。

交錯

時間交錯 - 全速率卸載

兩個或更多ADC採用延遲時脈的傳統時間交錯方法，既有優點也有缺點。當使用兩個核心同時以fS的採樣速率進行訊號採樣時，最終的採樣速率為2 × fS。這些ADC必須具有確定的時脈相位關係，才能正確交錯採樣。時脈相位關係由等式1提供，其中：n是某個特定的ADC，m是ADC總數。

Equation 1

對於雙ADC交錯關係，每個通道的採樣時脈需要錯相180°，或者在具有理想50%工作週期的時脈的正負邊沿交替採樣。使用外部時脈方案來滿足這些時序要求，同時避免引入新的交錯偽像，可能會非常困難。此外，前端射頻分路器需要具有理想的幅度和相位匹配特性，否則可能會在fS/2 分割採樣速率處引入不需要的雜散頻率功率。

根據後端數文書處理的具體實現方式，全速率位元流可能並不理想，除非全部交錯 fS/2奈奎斯特頻寬都可用於目標訊號。一些交錯架構可能會將動態範圍限制為高解析度轉換器的8位元。

在這種情況下，對於ADC通道中的細微偏差（如失調、增益和相位延遲），將不會進行後端數位校正。因此，這些失配會被視為奈奎斯特頻譜內的交錯偽影。它們會產生干擾鏡像，進而縮小交錯轉換通道的可用動態範圍。ADI 的Apollo MxFE™ AD9084支援兩種利用全速率卸載的方案。圖3顯示了一對12位元交錯式ADC，而圖4顯示了兩對交錯式ADC。為了實現雙通道輸出，位元解析度降低到每個樣本8位元。

Figure 3. Single pair of time interleaved ADCs at full rate with 12 bits.

圖3.一對時間交錯ADC，全速率，12位元。

Figure 4. Dual pair of time interleaved ADCs at full rate with 8 bits.

圖4.兩對時間交錯ADC，全速率，8位元。

直接正交採樣概述

直接正交採樣是另一種形式的交錯。使用廣泛的乒乓交錯法要求按順序為兩個相鄰ADC提供時脈。為此，通常會將時脈頻率加倍，或者在輸入時脈的升緣和降緣都進行採樣。正交交錯不會反轉時脈相位，而是共用一個同相時脈同時為兩個ADC提供時脈。射頻輸入的90°相移可提供解析多個奈奎斯特區和使有效採樣速率加倍所需的資訊。如此做的好處是ADC之後的處理不需要使採樣速率加倍。

在實踐中，90°相移透過混合耦合器（通常稱為混合分路器）實現。目前，寬頻混合耦合器已能覆蓋2 GHz至18 GHz的寬頻寬。然而，正交採樣有一個眾所皆知的問題，那就是在I/Q平衡中，任何相位或幅度不匹配都會在鏡像頻率處產生干擾能量。這種失配的影響是不平衡的，因為兩個訊號之間的差異被放大，不平衡會變得更大。由於I訊號和Q訊號之間的增益和相位失配， fS ± fIN處會產生主鏡像交錯雜散。

商用混合耦合器歷來僅支援較窄頻寬，以適應較低目標頻率。寬頻性能指標仍在不斷完善。隨著2 GHz至18 GHz寬頻混合耦合器的推出，匹配性能達到中等水準，在該頻寬上可以實現最小幾dB的幅度誤差匹配和幾度的相位誤差匹配。僅使用硬體正交時，實際交錯鏡像雜散功率頂多達到-20 dBc。大多數現代應用根本無法接受如此的技術方案。因此，單純依靠硬體方案來實現這種類型的交錯是不夠的。數位文書處理階段需要使用後端正交誤差校正(QEC)匹配演算法，以在寬頻寬內實現-50 dBc或更好的SFDR性能。

採用AD9084 DSP的交錯方案

AD9084為一款4T4R射頻採樣轉換器，射頻輸入頻寬為18 GHz。圖5顯示了該IC中整合的ADC和用於一半ADC的嵌入式DSP。1為了避免採用全速率資料卸載，我們為時間交錯和正交交錯均開發了交錯方案，這些方案仍然利用嵌入式DSP進行處理。如此就能在監測2 GHz至18 GHz完整頻寬的同時，仍以較低速率抽取資料，進而降低相鄰數位晶片的數位有效載荷和功耗。

Figure 5. AD9084 ADCs and embedded DSP (one-half of the receive section is shown).

圖5.AD9084 ADC和嵌入式DSP（顯示了接收部分的一半）。

直接正交採樣：PFILT QEC

正交交錯使用兩個ADC核心，將硬體中的射頻輸入訊號分成0°和90°兩個相位。這兩個訊號單獨進行處理，就像它們是理想的完全正交訊號一樣。可惜由於相位和幅度存在明顯失配，兩個分路訊號並不理想，此種情況在當前的硬體混合場景中很常見。不過，透過後端正交誤差校正演算法可以補償兩個訊號之間的幅度和相位失配。

使用訓練訊號確定目標頻寬(BW)上的校正係數之後，便可利用數位濾波處理技術，將正交採樣架構的鏡像雜散減少到優於-50 dBc的水準。如此可以保持穩定一致的SFDR，同時避免許多高速架構中常見採用8倍 sub-ADC 時間交錯而產生的不良偽像。

Figure 6. Quadrature interleaved ADC configuration using full data rate programmable FIR filter (PFILT).

圖6.採用全數據速率可編程FIR濾波器(PFILT)的正交交錯ADC配置。

直接正交採樣：CFIR QEC

這是基於正交交錯原理的一種變化形式，允許在複數FIR (CFIR)中，先進行數位訊號濾波，再在QEC校正模組中進行校正。在此種情況下，SFDR性能通常會得到改善，因為透過更長的處理延遲可以更輕鬆地校正兩個通道之間的較低頻率漣波失配。兩個DDC之間的數控振盪器(NCO)頻率並未設定為相等，而是NCO2 = fS – NCO1。本系列文章的第2部分詳細說明了NCO頻率差異的原因。每個NCO調諧字的32位元數位解析度精度確保DDC之間不存在任何殘餘頻率失配，進而不會產生干擾雜散。後端求和步驟透過抵消第一或第二奈奎斯特區，將兩個通道合而為一。

Figure 7. Quadrature interleaved ADC configuration using decimated data rate complex FIR filter (CFIR): interleaving—time interleaved PFILT.

圖7.採用抽取資料速率複數FIR濾波器(CFIR)的正交交錯ADC配置：交錯 - 時間交錯PFILT。

採用PFILT或CFIR誤差校正的時間交錯

上述有關正交的交錯原理，同樣可用於使用內部反相採樣時脈的傳統時間交錯方法。多個通道的時間交錯不使用前端正交混合耦合器，而是使用真正的分路器，並採用後端誤差校正。對每個訊號都用數位濾波係數進行校正。濾波後，將輸出兩個通道的抽取資料，然後需要利用數位訊號處理技術將其重新組合。

我們使用嵌入式DSP評估了兩種時間交錯方案。圖8所示為採用PFILT校正的時間交錯，圖9所示為採用CFIR校正的時間交錯配置。

Figure 8. Time-interleaved ADC configuration using full data rate programmable FIR filter (PFILT).

圖8.採用全數據速率可編程FIR濾波器(PFILT)的時間交錯ADC配置。

Figure 9. Time interleaved ADC configuration using decimated data rate complex FIR filter (CFIR).

圖9.採用抽取資料速率複數FIR濾波器(CFIR)的時間交錯ADC配置。

關於交錯的其他考量

失配

交錯使用多個ADC會帶來挑戰，例如由於每個ADC核心都存在非理想特性，因此輸出頻譜中會出現雜散頻率功率（雜散）。此類缺陷主要源於交錯ADC之間的失配，特別是增益和相位（或時序）上的失配。

即使在同一晶片上兩個相鄰ADC存在微小製造偏差，也可能引起夠大的增益變化，進而造成增益失配雜散。對於增益失配，除非向兩個ADC提供訊號進行測量，否則無法測量增益失配。增益失配會導致輸出頻譜中出現與輸入頻率和採樣速率相關的雜散。雜散將出現在 fS – fIN處。

為了充分降低增益失配引起的雜散，應採用校正策略來減輕失配程度。選擇其中一個ADC的增益作為基準，另一個ADC的增益設定為盡可能接近的值。各ADC的增益值彼此匹配的精度越高，輸出頻譜中產生的雜散就越小。

重度交錯

某些商用架構採用更多的順序交錯技術，利用8倍或更多ADC分割來擴展奈奎斯特頻寬。例如，8路交錯會在 fS/8、fS/4、 3fS/8等頻率處產生交錯雜散。這將導致雜訊譜密度(NSD)呈現非正態分佈，並在八個ADC分割周圍出現交錯雜散。如果不透過適當的校準來抑制這些雜散頻率，那麼用於處理交錯失真的複雜表格或雜散計算工具很快就會變得難以管理。

結語

本系列文章的第1部分介紹了從2 GHz到18 GHz直接採樣的新方法。從電子戰到通訊情報，有非常多的情境需要對2 GHz至18 GHz進行持續監測，無需特定抗混疊濾波器，系統便可以解析來自多個奈奎斯特區的訊號，透過對時間交錯或正交交錯的相鄰ADC採用精細的正交誤差校正技術，系統便夠有效地將給定數位化儀的採樣速率提高一倍。借助Apollo MxFE元件的強化DSP功能，僅需少量的FPGA資源，即可在一個奈奎斯特區中全面監測2 GHz至18 GHz頻譜。

而在本系列文章的第2部分和第3部分，我們並將詳細說明六種方案:

  • 全速率卸載，相對兩側的ADC交錯
  • 全速率卸載，相鄰ADC交錯
  • 直接正交採樣：使用PFILT進行誤差校正
  • 直接正交採樣：使用CFIR進行誤差校正
  • 時間交錯：使用PFILT進行誤差校正
  • 時間交錯：使用CFIR進行誤差校正

參考文獻

1Gabriele Manganaro。“Advanced Data Converters.”。劍橋大學出版社，2012年。

2Walt Kester。「類比數位轉換」。ADI，2004年。Ahmed Ali。High Speed Data Converters。IET，2016年。

3Jonathan Harris。「交錯ADC的基本原理」。ADI，2019年。

4Gabriele Manganaro、David Robertson。「交錯ADC揭秘」。類比對話，第49卷，2015年7月。