글: 대니쉬 아지즈(Danish Aziz) 스태프 FAE(Staff Field Applications Engineer) / 아나로그디바이스(Analog Devices, Inc.)
개요
이 글에서는 아나로그디바이스(Analog Devices)의 SDR (software-defined radio) 주요 기능인 RF PLL의 위상 동기 기능을 집중 설명한다. 이 기능은 안테나 캘리브레이션의 복잡성을 낮추는 데 도움이 된다. 대규모 안테나 어레이를 사용하는 시스템에서는 특히 그렇다. 동기화의 제어 및 구성에 대해서는 사용자 가이드 1에 설명되어 있으며, 이 글에서는 이 기능의 활용과 이점에 초점을 맞춰 설명한다.
위상 일관성 신호
일관성(coherence), 즉 일관성은 파동(wave)의 특성 중 하나로서, 단일 파동 또는 2개 이상의 파동들 사이에 물리적 양에 있어서 존재하는 상관관계를 나타낸다. 전자공학에서 물리 시스템은 연속파 및 클록 신호의 위상, 주파수, 진폭을 다룬다. 일반적인 용어로, 두 신호가 위상이 일관적이라는 것은 둘의 위상 차이가 시간에 따라 일정하게 유지되고 안정적이라는 뜻이다. 그림 1a는 시간에 따른 두 신호의 위상을 보여준다. 여기서 둘의 위상이 일정하게 유지되기 때문에, 두 신호는 일관적인 위상 관계를 나타낸다. 그림 1b는 시스템의 서로 다른 파워업 주기에서 레퍼런스 신호의 위상이 어떻게 시작하고 있는지를 비교한 것이다. 여기에서도 모든 파워업에 대해 일관적인 위상 관계인 것을 볼 수 있다. 이와 달리, 그림 1c는 위상이 비일관적인 사례를 보여준다. 매 파워업마다 신호가 임의적인 위상으로 시작하고 있기 때문이다.
그림 1: 시간에 따른 일관적이거나 비일관적인 위상 관계의 예시
다채널 다중 안테나 시스템에서 위상 불완전성 및 이의 완화 방법
위상 배열 시스템이나 매시브 MIMO 시스템은 여러 안테나와 다중의 RF 채널들로 이루어진다. 이러한 시스템은 디지털 백엔드부터 안테나 어레이에 이르기까지 여러 플레인에 걸쳐서 위상 일관성과 타이밍 동기화가 중요하게 요구된다. 예컨대, 미디어 액세스 층에 프레임 동기화가 요구되고, 디지털 인터페이스에 대해 일관성이 필요하며(균일한 지연시간 등), 여러 채널에 대해 여러 개의 컨버터나 칩을 이용해 샘플링을 하기 위해 동기화가 필요하다. 또한, 무선 주파수를 발생하기 위해서는 여러 로컬 오실레이터(LO) 사이에 위상 일관성이 필수이며, 안테나 어레이의 소자들 사이에서는 일관된 위상 관계가 요구된다. 따라서 서로 다른 스테이지에서 일관된 관계를 유지하는 것이 기본적으로 중요하다. 하지만 현실에서는 부품-대-부품 변동성, PCB 상의 트레이스, 부품들의 비선형성, 결합 효과, 주파수 분주기 비율, 하드웨어 노후화, 클록 드리프트, 온도 드리프트, 로컬 오실레이터 드리프트 같은 여러 요인들이 영향을 미치기 때문에 그렇게 일관성을 유지하기가 쉽지 않다.
만약 시스템에 여러 개의 RF LO를 사용하는 경우라면, LO 위상 드리프트는 여러 채널들에 따라 그리고 시간에 따라 달라질 수 있는 또다른 요인이다. 일관된 RF LO 신호를 발생하기 위해서 다음과 같은 아키텍처들을 사용할 수 있다:
RF LO 분배: 공통의 LO를 사용해서 LO 신호를 발생하고 이를 시스템 내의 여러 곳으로 분배한다. 하지만 무선 주파수 때문에 이렇게 하기가 쉽지는 않다. RF 손실과 RF 결합이 이 일을 매우 어렵게 만든다.
레퍼런스 클록 분배: RF 손실을 막기 위해 LO 신호를 국부적으로 발생한다. 하지만 PLL이나 전압 제어 오실레이터(VCO)의 변동성 때문에, 발생한 각각의 LO 신호들을 동기화하기 위해서는 추가적인 작업이 필요하다.
그림 2는 통합 트랜시버 칩들을 기반으로 한 다채널 다중 안테나 RF 서브시스템 아키텍처를 보여준다. 온칩 주파수 합성기(PLL)와 RF LO 발생을 위한 VCO가 있다. 레퍼런스 클록은 트랜시버 칩 외부에서 발생되고, 각각의 칩에 디바이스 클록 입력으로 분배된다. 이 칩 상에서 레퍼런스 클록에 대한 추가적인 스케일링과 분배가 이루어진다. 그림 2는 이 시스템 레퍼런스 클록부터 안테나까지의 전달 경로를 구분해서 보여준다. 이 경로는 각 세그먼트가 전달 지연에 기여하는 서로 다른 세그먼트들로 나눠진다. 이 전달 지연에서의 변이가 위상 차이에서 변화를 유발하고, 시스템에서 위상 일관성을 흔들어 놓는다.
그림 2: 다채널 다중 안테나 시스템에서 위상 불완전성을 일으키는 요인들
캘리브레이션 기법들을 활용하면 이러한 현실적 불완전성들을 완화할 수 있다. 캘리브레이션 기법을 활용함으로써, 겉으로 드러나지 않은 요인들을 파악하고 교정할 수 있다. 위상 차이로 인해, 위상 배열 시스템이나 매시브 MIMO 시스템에서 각 RF 채널의 주파수 응답이 다른 채널들과 차이가 난다. 게다가 이 차이는 시간에 따라서 달라지는 특성이 있다. 시스템에서 분석 가능한 정적 요인들은 공장 캘리브레이션을 통해서 보정할 수 있다. 구현에 따른 요인들은 초기 캘리브레이션을 통해서 완화할 수 있다. 이 초기 캘리브레이션은 시스템을 기동할 때마다 실행할 수 있다.
동적이면서 시간에 따라 달라지는 요인들을 완화하기 위해서는 주기적인 안테나 캘리브레이션이 필요하다. 온도 드리프트와 함께, LO 위상 드리프트는 여러 채널들에 걸쳐서 그리고 시간에 따라 변화하는 그러한 동적 요인들 중의 하나이다. 하지만 작동 중에 이러한 캘리브레이션을 수행하면 시간과 주파수 같은 귀중한 시스템 자원을 소비하게 된다. 따라서 캘리브레이션에 할당되는 자원을 최소화하면서 시스템 성능을 극대화할 수 있도록 최적화가 필요하다.
RF PLL 위상 동기화 기능을 사용해서 캘리브레이션 간소화
ADRV9009는 ADI의 RadioVerse®포트폴리오에 속하는 고집적도의 듀얼 채널 SDR 디바이스이다. 이 칩은 각각 2개씩의 송신 및 수신 채널을 제공하며, 이들은 각각 디지털 IQ 비트를 RF로, RF를 디지털 IQ 비트로 변환한다. 제로-IF 아키텍처를 기반으로 함으로써, 탁월한 송신기 및 수신기 RF 성능을 통해 시스템 전력 소모를 최소화한다. 이 디바이스는 외부 부품들을 추가할 필요 없이 온칩 기능들을 사용해서 완전한 주파수 생성이 가능하다. 3개의 온칩 주파수 합성기를 제공하는데, 그 중 하나가 RF LO 합성기다. 각 합성기마다 VCO와 루프 필터를 포함한다. 이처럼 높은 수준의 집적도에 탁월한 성능까지 결합함으로써 지원되는 전체 주파수 범위에 걸쳐서 주파수 생성에 있어서 높은 유연성을 제공한다.
디지털 측면에서는, 디지털 데이터 전송을 수행하는 시리얼 인터페이스로서 JESD204B 프로토콜을 채택하고 있다.2 또한 ADRV9009는 JESD SYSREF 신호를 사용하여 다중칩 동기화를 지원하므로 대규모 위상 배열 및 매시브 MIMO 시스템 구축용으로 적합하다.
다중칩 동기화 외에, ADRV9009는 RF PLL 동기화 기능도 제공한다. 이 기능을 사용해서 내부적으로 생성되는 LO 신호들이 위상 일관성을 갖게 하고, 해당 레퍼런스 클록에 대해 정렬시킬 수 있다. 이 기능을 통해, 대규모 시스템에서 다음과 특성들을 손쉽게 달성할 수 있다:
- 파워업 시 위상 일관성: 매 파워업 주기마다 일정하고, 균일하며, 안정적인 위상 값
- 동작 시 위상 일관성: 기동 후 위상 값 추적
- 여러 디바이스들 간에 위상 일관성: 다중칩 동기화 지원
캘리브레이션 알고리즘은 디지털 하드웨어에서 컴퓨팅 및 메모리 자원을 필요로 한다. 예를 들어 이들 알고리즘은 통상적으로 베이스밴드 프로세싱 체인에 구현되고 FPGA/DSP 자원을 사용한다. 이 기능은 시스템 캘리브레이션 시 전력 소모와 자원을 간접적으로 감소시킨다. 그러므로 이 기능을 사용해서 전반적인 시스템 성능과 효율을 최적화할 수 있다. 복잡한 캘리브레이션 알고리즘 때문에, 초기화 및 안정적인 상태(steady state)에 도달하기까지 더 많은 시간이 필요하다. 초기화 할 때 RF PLL 동기화 기능을 활용하면 이 시간을 최소화할 수 있다. LO 위상에서 드리프트, 특히 온도로 인한 드리프트를 추적하기 위해 주기적으로 캘리브레이션 루틴을 실행한다. 이렇게 하지 않으면 이러한 드리프트가 다중 안테나 시스템의 빔형성 패턴에 영향을 미칠 것이다. RF PLL 동기화 추적 기능을 활용함으로써, 요구되는 빔형성 성능을 유지하면서 캘리브레이션 빈도를 최소화할 수 있다. 위상 동기화 기능을 제어하기 위해 다음과 같은 4가지 동작 모드를 사용할 수 있다:
- 모드 1: 온칩 RF PLL 동기화 기능 비활성화
- 모드 2: 초기화 할 때만 RF PLL 동기화 사용
- 모드 3: 초기화 할 때 RF PLL 동기화 기능을 수행하고 한 번만 추적
- 모드 4: 연속으로 RF PLL 위상 추적
그림 3은 다중칩 다채널 환경에서 여러 파워업 주기 때 측정한 위상 차이 결과를 보여준다. 이 측정 셋업은 ADRV9009-W/PCBZ같은 2개의 동일한 평가 보드를 사용해서 4개의 RF 채널을 구축한 것이다. 벡터 네트워크 분석기를 사용해서 매 파워업 주기마다 송신기 출력 신호들 간에 위상 차이가 어떻게 달라지는지 측정했다. 보다 자세한 내용은 사용자 가이드1에서 확인할 수 있다.
그림 3. RF PLL 위상 동기화 사이클에서 송신기 출력 위상 비교1 (RF 튜닝 주파수 = 1800MHz)
5개의 파워업 주기에 걸쳐서 측정을 수행하고 서로 다른 동작 모드를 가지고 비교했다. 먼저 RF PLL 동기화 기능을 사용하지 않고 시스템을 기동했다. 매 파워업 주기마다 임의의 위상 관계라는 것을 알 수 있다. RF PLL 동기화 기능을 적용했을 때는 5개의 모든 상대적 위상 값이±2°의 허용오차 이내에서 재현 가능한 값으로 수렴되고 있다. 연속 추적을 적용했을 때는 약간의 지연과 함께 상대적 위상 값을 유지한다. 이 지연이 상대적 위상을 1 ~ 2°증가시킨다. 그 결과, 그림에서 위치가 약간 이동한 것을 볼 수 있다. 따라서 이 기능을 활용하면 균일한 허용오차 이내에서 안정적인 위상 값을 달성할 수 있다는 것을 알 수 있다. 이는 동적 요인들의 영향을 낮추고 시스템의 전반적인 동기화와 캘리브레이션을 간소화한다.
맺음말
ADI의 최신 세대의 고집적 SDR 디바이스인 ADRV9009 듀얼 채널 트랜시버는 RF PLL 동기화 기능을 제공한다. 대규모 안테나 어레이 시스템에 이 디바이스를 사용하면, RF PLL 동기화 기능을 활용하여 안테나 캘리브레이션을 간소화할 수 있다. 다양한 동작 모드들을 제공하므로 애플리케이션에 맞는 모드를 선택할 수 있다. 소프트웨어 API 기능을 활용하면 이 기능의 제어와 구성을 간편하게 할 수 있다. ADRV9009의 사용자 가이드1에서는 이 기능의 작동과 사용법에 관해 더 자세히 설명하고 있다.
감사의 말씀
이 글을 작성하는 데 도움을 주신 아나로그디바이스의 비노드 고팔라키르쉬난(Vinod Gopalakirshnan)에게 감사드린다.
저자 소개
대니쉬 아지즈(Danish Aziz)는 아나로그디바이스(Analog Devices)의 FAE로서, RF 제품 및 시스템 전문가이다. 기술 영업 팀 소속으로 EMEA 지역 고객들에 대한 기술 지원 업무를 맡고 있다. 자동차, 산업, 방산, 셀룰러 애플리케이션용 무선 커넥티비티 애플리케이션을 주로 담당한다. 5GAA(5G Automotive Association)에 ADI 대표로 참여했다.
2017년에 아나로그디바이스에 입사했으며, 그 전에는 벨 연구소(독일)에서 연구개발 엔지니어로 재직했다. 3G, 4G, 5G 시스템 표준화에 참여했으며, 다수의 유럽 및 독일 연구 프로젝트에 벨 연구소 대표로 참여했다. 무선 통신과 관련해서 국제적인 피어 리뷰 IEEE 플랫폼에 발표된 25건 이상의 과학 논문에 저자 또는 공저자로 참여했다. 효력이 살아 있거나 출원 중인 20건 이상의 국제 특허를 보유했다.
슈투트가르트 대학에서 전기공학 박사학위 및 석사학위를, 파키스탄 카라치 소재 N.E.D. 대학에서 전기공학 학사학위를 취득했다. 문의: danish.aziz@analog.com