최고의 하프브리지 GaN 드라이버 성능을 달성하기 위한 PCB 레이아웃 설계 방법

글: 피터 팜(Peter Pham) 선임 애플리케이션 엔지니어, 샘 자파리(Sam Jafari) 애플리케이션 엔지니어 / 아나로그디바이스(Analog Devices, Inc.)


개요

이 글에서는 100V 하프브리지 GaN 드라이버로 구동되는 질화갈륨(GaN) 하프브리지 컨버터를 위한 효과적인 설계 방법에 대해, 전압 링잉(ringing) 감소와 방열 성능 향상에 초점을 맞춰 소개한다. 이 GaN 드라이버는 GaN FET의 장점을 활용하고 강건한 과전압 보호 기능(OVP)을 제공함으로써, GaN FET의 성능을 최적화하는 데 사용된다.

머리말

최근 몇 년 동안 질화갈륨(GaN) 기술은 기존의 실리콘 MOSFET에 비해 기생 커패시턴스 감소, 보디 다이오드(body diode)의 부재, 탁월한 열 효율, 콤팩트한 설치 면적 등 다양한 장점을 통해 반도체 산업을 크게 변화시켰다.1 GaN 디바이스는 점점 더 신뢰성이 높아지고 광범위한 전압 범위에서 동작할 수 있게 되었다. 현재 이 디바이스는 소비가전 제품부터 차량용 전원 시스템에 이르는 다양한 애플리케이션에서 효율과 전력 밀도를 높이기 위해 널리 채택되고 있다.

GaN 디바이스는 낮은 게이트 전압 한계와 데드 타임(dead time) 동안 높은 역방향 전도 손실과 같은 많은 고유의 전기적 특성을 가지고 있기 때문에 전용 드라이버를 필요로 한다. 또한, GaN FET를 추가적인 보호 회로 없이 기존 실리콘 MOSFET 드라이버로 구동하는 것은 잠재적 디바이스 손상과 함께 성능을 낮추기 때문에 권장하지 않는다. GaN FET 시장이 성장하고 있기는 하지만, 전용 GaN 드라이버는 여전히 제한적이다.

최근, 아나로그디바이스(Analog Devices)는 자사 최초의 100V 하프브리지 GaN 드라이버 제품인 LT8418을 개발했다. 이 첨단 드라이버는 강력한 전류 소스 및 싱크 기능을 제공하며, VCC로부터 최소 전압 강하로 안정적인 부트스트랩(bootstrap) 전압을 유지할 수 있도록 하는 지능형 통합 부트스트랩 스위치를 갖추고 있다. 또한, 이 디바이스는 분리된 게이트 드라이버를 가지고 있어 두 GaN FET의 턴온(turn-on) 및 턴오프(turn-off) 슬루율(slew rate)을 세밀하게 제어할 수 있으며, 이를 통해 링잉을 줄이고 전자기 간섭(EMI) 성능을 최적화할 수 있다. 이러한 기능들로 인해, 이 IC는 Class-D 증폭기, 고효율 데이터 센터 전원 공급 장치, 고주파 DC-DC 컨버터, 모터 드라이브 등 고성능이 요구되는 까다로운 애플리케이션에 이상적인 선택이 될 수 있다.

그러나 고속 스위칭 속도로 동작하는 GaN 기반 컨버터는 보드 상의 기생 성분들로 인해 링잉에 특히 민감하다. 전압이 오버슈팅 또는 언더슈팅 되어 절대 최대 한계를 초과할 경우 FET가 손상될 수 있다. 따라서 효율을 높이고 성능을 개선하기 위해 이 새로운 디바이스를 사용하는 GaN 애플리케이션에서는 최적의 설계 방법을 적용하는 것이 필수적이다.

기생 인덕턴스 완화

스위칭이 일어나는 동안 전류에 급격한 변화가 생기면 PCB 레이아웃에 내재된 기생 인덕턴스가 기생(stray) 커패시턴스와 공진하여 컨버터의 다양한 노드에서 링잉을 발생시킨다. 스위칭 속도가 빠를수록 빠른 di/dt 과도현상으로 인해 링잉이 더욱 두드러진다. 하프브리지 구성에서는 이러한 기생 인덕턴스의 주요 원인이 파워 루프와 게이트 루프이며, 이는 그림 1에 나타나 있다.

Figure 1. Common parasitic inductance sources in a half-bridge configuration.
그림 1. 하프브리지 구성에서 일반적인 기생 인덕턴스 소스

파워 루프 인덕턴스는 FET 드레인 인덕턴스(LD), 공통 소스 인덕턴스( LCS), 그리고 입력 커패시터 및 PCB 트레이스에서 유래한 기생 인덕턴스로 구성된다. 게이트 루프 인덕턴스는 게이트 인덕턴스(LGATE)와 공통 소스 인덕턴스( LCS)를 포함한다.

그림 2와 그림 3은 기생 인덕턴스의 영향을 나타내는데, 스위치 노드 전압과 게이트 신호에 더 많은 링잉이 있음을 보여준다. 스위치 노드에서의 이 링잉은 스위칭 손실을 증가시키고 EMI 성능을 저하시킨다. 한편, 게이트 신호에서의 링잉은 게이트 전압 임계값과 정격 최대 전압을 초과할 수 있으며, 그 결과 FET의 잘못된 턴온/턴오프 및 게이트의 영구적인 손상을 초래할 수 있다. 따라서, GaN 컨버터에서 강건한 동작을 보장하기 위해서는 기생 인덕턴스를 최소화하는 것이 매우 중요하다.

Figure 2. Ringing on the switch node voltage due to hot loop parasitic inductance.
그림 2. 핫 루프 기생 인덕턴스로 인한 스위치 노드 전압의 링잉
Figure 3. Ringing on the gate signal due to gate loop parasitic inductance.
그림 3. 게이트 루프 기생 인덕턴스로 인한 게이트 신호의 링잉

내부 수직 레이아웃이 핫 루프 인덕턴스를 최소화

벅(buck) 또는 부스트(boost) 회로에서 핫 루프 인덕턴스를 최소화하는 것은 빠른 dv/dt 전이 과정에서 유도 효과 및 관련 전압 스파이크를 완화하는 데 필수적이며, 그 결과 효율이 향상되고 EMI 성능이 개선된다. GaN FET와 핫 루프 커패시터의 위치에 의해 정의되는 핫 루프 레이아웃은 핫 루프의 물리적 크기와 그에 따른 인덕턴스를 결정하기 때문에 매우 중요하다. 핫 루프 인덕턴스를 최소화하기 위해서는 그림 4에 제시된 내부 수직 레이아웃을 권장한다.2

Figure 4. Optimal layout—internal vertical with FETs and hot loop capacitors on the same layer.
그림 4. 최적의 레이아웃—FET와 핫 루프 커패시터를 동일한 레이어에 배치한 내부 수직 구조.

이 레이아웃에서는 하이-사이드와 로우-사이드 FET가 동일한 PCB 레이어에 나란히 배치된다. 이러한 병렬 배치는 상호 연결 트레이스의 길이를 최소화한다. 여러 개의 핫 루프 커패시터(낮은 등가 직렬 저항(equivalent series resistance, ESR)을 가진 세라믹 커패시터)도 같은 레이어에 배치되며, FET의 소스 및 드레인 단자에 직접 인접하여 배치한다. 이 레이아웃은 첫 번째 내부 레이어를 전원 루프 리턴 경로로 활용하여, 최상위(top) 레이어의 순방향 경로와 매우 가까운 위치에 있어 핫 루프의 물리적 크기를 최소화한다. 이는 또한 핫 루프 기생 인덕턴스가 전체 보드 두께와 무관하도록 보장한다. 뿐만 아니라 순방향 및 리턴 전류에 의해 발생하는 유도 자기장이 서로 상쇄되어, 기생 인덕턴스가 더욱 감소된다.2

최적의 열 성능을 위한 핫 루프 커패시터 위치

콤팩트한 크기와 제한된 접촉 면적 때문에, GaN 디바이스는 높은 스위칭 주파수 및 고부하 조건에서 극심한 열 스트레스를 받을 수 있다. 따라서 PCB 레이아웃을 설계할 때는 안정적인 성능 보장을 위해 효과적인 열 관리 방법이 필수적이다.

벅 컨버터 구성에서는 하드 스위칭으로 인한 손실 때문에 하이-사이드 FET가 일반적으로 가장 높은 온도를 경험한다. 열 방출을 강화하려면 고주파 핫 루프 커패시터를 로우-사이드 FET에 더 가깝게 배치하는 것이 좋다. 이러한 배치는 고주파 루프를 위한 전기 경로를 최적화할 뿐만 아니라, 하이-사이드 FET 주변에 추가적인 공간을 제공함으로써, 열 방출을 개선할 수 있다. 이 레이아웃에서는 Q1과 Q2 아래 첫 번째 내부 레이어의 전원 플레인이 VIN이다. 이 레이아웃 전략의 최상위 레이어는 그림 5a와 같다.

이와 대조적으로, 부스트 구성에서는 하드 스위칭으로 인해 로우-사이드 FET가 일반적으로 더 높은 열 스트레스를 경험한다. 따라서 고주파 핫 루프 커패시터는 하이-사이드 FET 근처에 배치하여 로우-사이드 FET 주변에 열 방출을 위한 공간을 확보하는 것이 바람직하다. 반환 접지면(return ground plane)은 두 번째 레이어에 있다. 이 레이아웃은 그림 5b에 나타나 있다.

Figure 5. Hot loop capacitor placement for thermal dissipation improvement in buck and boost: (a) Buck layout with capacitors near bottom FET; (b) Boost layout with capacitors near top FET.
그림 5. 벅 및 부스트에서 열 방출 향상을 위한 핫 루프 커패시터 배치: (a) 로우-사이드 FET 근처에 커패시터를 배치한 벅 레이아웃; (b) 하이-사이드 FET 근처에 커패시터를 배치한 부스트 레이아웃.

작지만 유용한 비아(Via)

FET의 솔더 패드에 직접 여러 개의 레이어간 연결 비아를 배치하면 핫 루프 기생 인덕턴스를 더욱 줄일 수 있다(그림 6). 드레인과 소스 단자가 교차 배치되어 있기 때문에, 전류는 이 비아들을 통해 서로 반대 방향으로 흐르며, 여러 개의 반대 방향 인접 자기장 루프를 형성한다. 이러한 자기장 루프는 자기장 자체 상쇄를 유발하여 핫 루프의 기생 인덕턴스를 크게 줄인다.2

Figure 6. Vias were placed on the solder pads of GaN devices for thermal and electrical conductivity improvement.
그림 6. 열 및 전기 전도성 향상을 위해 GaN 디바이스의 솔더 패드에 배치된 비아

또한, 이 비아들은 열 성능을 효과적으로 향상시키는 데 사용된다. 비아는 FET로부터 발생한 열 에너지를 다른 PCB 레이어의 동판으로 전달한다. 이는 전력 소모가 큰 동작 중에도 디바이스의 열적 안정성을 유지하는 데 도움이 된다. 비아는 또한 전류를 여러 PCB 레이어에 걸쳐 분산시키고 저항을 최소화하는 데에도 기여한다. 솔더링 과정에서 가스 배출이나 솔더의 누출을 방지할 뿐만 아니라, 열 및 전기 전도성을 향상시키기 위해서도 이들 비아는 채울 것을 권장한다.

그림 7은 LT8418로 구동되는 두 개의 GaN 기반 벅 회로 보드 간 열 차이를 비교한 것이다. 동일한 동작 조건 하에서, 권장 레이아웃 방식을 적용하여 설계된 보드 상의 GaN FET는 다른 방식의 보드보다 최대 28˚C 더 낮은 온도를 유지한다.

Figure 7. Thermal comparison at V<sub>IN</sub> = 48 V, V<sub>OUT</sub> = 12 V, I<sub>OUT</sub> = 10 A, F<sub>SW</sub> = 500 kHz. Proposed design practices help reduce FET temperature by almost 30˚C: (a) Layout with poor design practices—high FET temperatures; (b) Layout with proposed design practices—cool FET temperatures.
그림 7. VIN = 48 V, VOUT= 12 V, IOUT = 10 A,FSW = 500 kHz 조건에서의 열 비교. 제안된 설계 방법은 FET 온도를 약 30˚C까지 감소시킨다: (a) 열악한 설계 방식의 레이아웃—높은 FET 온도; (b) 제안된 설계 방식의 레이아웃—낮은 FET 온도

게이트 저항이 중요

실리콘(Si) MOSFET과 비교할 때, GaN FET는 본질적으로 절대 최대 게이트 전압 정격이 낮으며, 일반적으로 약 6V이다.3 따라서, 기존 실리콘 MOSFET 드라이버는 더 높은 게이트 전압을 기준으로 설계되어 있기 때문에 GaN 디바이스를 구동하는 데 권장되지 않는다. 그러므로 GaN 컨버터를 설계할 때는 게이트에서 발생할 수 있는 전압 스파이크나 링잉으로 인한 손상을 방지하기 위한 주의가 필요하다.

GaN FET를 과도하게 빠른 속도로 스위칭하면, 스위치 노드에서 상당한 전압 오버슈트와 진동이 발생할 수 있다. 앞서 언급했듯이, 이는 주로 회로 내 기생 인덕턴스 및 커패시턴스에 의해 발생한다. 또한, 스위치 노드와 게이트 간의 커플링으로 인해 의도치 않은 진동이 유도되어, FET에서 잘못된 턴온(turn-on) 이벤트를 유발할 수 있다. 이처럼 의도치 않은 턴온은 하이-사이드 및 로우-사이드 FET가 동시에 도통하는 슛스루(shoot-through) 상태를 초래하여 과도한 전류 흐름을 유발할 수 있다.

이러한 현상은 시스템 효율을 저하시킬 뿐만 아니라, FET에 심각한 열 스트레스 및 영구적 손상을 초래할 수 있다. 따라서 게이트 신호의 슬루율을 조정하여 이 문제를 완화하는 것이 회로의 신뢰성과 수명을 확보하는 데 필수적이다.

LT8418은 3.85V ~ 5.5V 범위의 게이트 전압으로 GaN 디바이스를 구동하도록 설계되어 있으며, 게이트에 충분한 안전 마진을 제공한다. GaN FET는 IC에 최대한 가깝게 배치하여 게이트 트레이스를 짧게 유지하고, 게이트 인덕턴스를 최소화해야 한다. 또한 이 GaN 드라이버에는 턴온 및 턴오프 슬루율을 게이트 저항을 통해 독립적으로 조정할 수 있도록 분리된 게이트 드라이브를 제공한다. 이 기능은 시스템 요구사항에 맞춰 스위칭 동작을 정밀하게 조정할 수 있게 해준다.

게이트 저항은 고주파 링잉 에너지를 열 에너지로 분산시켜 게이트 신호의 진동을 감쇠시키는 데 사용된다. 게이트 저항 값은 스위칭 속도, EMI 성능, 게이트 손실 사이의 균형을 고려하여 신중히 선택해야 한다.

Figure 8. Waveforms of a buck with adequate and inadequate top gate resistor values: (a) R<sub>TGP</sub> = 2 Ω – Clean waveforms with minimal ringing; (b) R<sub>TGP</sub> = 1 Ω – Oscillating waveforms exceeding gate max rating.
그림 8. 충분한 값과 부족한 값의 상단 게이트 저항을 적용했을 때의 벅 회로 파형: (a) RTGP = 2 Ω – 최소 링잉의 깨끗한 파형; (b) RTGP = 1 Ω – 게이트 최대 정격을 초과하는 진동 파형

최적의 게이트 저항 값을 선택하는 좋은 방법은, 최대 부하 및 최고 스위칭 전압과 같은 최악의 조건에서 벤치 테스트를 진행함으로써 게이트 신호를 평가하는 것이다. 초기에는 3.3Ω과 같은 높은 게이트 저항 값으로 시작하여 초기 링잉을 감쇠시키고 안전한 기준선을 확보하는 것이 좋다. 이후 저항 값을 점진적으로 줄여가면서 게이트 신호에서 과도한 링잉, 오버슈트 또는 언더슈트가 발생하는지를 모니터링 한다.

게이트 전압 파형이 최대 정격 전압 이하, 임계 전압 이상에서 충분한 안전 마진을 가지도록 해야 한다. 이 방법은 적절한 감쇠를 유지하면서 수용 가능한 신호 품질과 효율성을 위해 저항 값을 최적화한다.

그림 8a는 최적의 상단 게이트 저항인 2Ω을 적용한 벅 회로의 통상적인 파형을 보여준다. 파형은 깨끗하며, 눈에 띄는 오버슈트나 링잉이 없다. 이는 효과적인 감쇠(damping)와 최적화된 스위칭 특성을 나타낸다. 반면, 그림 8b는 부적절한 상단 게이트 저항(1Ω)으로 인해 안전 임계값인 6V를 초과하는 상단 게이트 신호의 오버슈팅을 보여준다. 이는 GaN FET에 잠재적인 손상과 EMI 증가로 이어질 수 있다.

잘못된 테스트 포인트 레이아웃에 주의하라!

잘못 설계된 테스트 포인트 레이아웃은 기생 인덕턴스를 유발함으로써, 관측된 신호를 왜곡시킬 수 있으며, 이로 인해 잘못된 판독 결과와 회로 성능에 대한 오인을 초래할 수 있다. 따라서, 특히 고속 스위칭 속도에서 정확한 게이트 신호를 측정하려면 적절한 테스트 포인트 레이아웃이 매우 중요하다.

테스트 포인트를 설계할 때 핵심적인 방법 중 하나는 짧은 켈빈(Kelvin) 연결을 사용하는 것이다. 이 방법은 원하는 측정 신호를 다른 잡음 신호로부터 분리한다. 이를 통해 기생 성분의 영향을 최소화하고, 프로브가 FET 단자에서 실제 게이트 신호를 직접 측정할 수 있도록 한다.

하단 게이트와 스위치 노드 신호를 측정할 때는, GaN FET의 GND에 가깝게 연결되도록 스프링 그라운드 리드가 있는 낮은 정전용량의 수동 프로브를 사용하는 것이 프로브의 물리적 연결 영향 최소화를 위해 권장된다. 상단 게이트 VGS신호는 스위치 노드를 기준으로 하므로 정확한 전압을 측정하기가 더 어렵다. 이 작업에는 고속 차동 프로브가 적합하다. 이러한 광학 차동 프로브는 일반적으로 최고의 결과를 얻기 위해 그림 9와 같은 전용 MMCX 커넥터를 필요로 한다.

그림 10은 잘못된 테스트 포인트 설계와 제안된 테스트 포인트 설계 간의 파형을 비교하여 나타낸 것이다.

Figure 9. An MMCX connector is recommended for a differential probe when reading gate signals.
그림 9. 게이트 신호를 읽을 때 차동 프로브용으로 MMCX 커넥터를 사용할 것을 권장한다
Figure 10. Waveform comparison between a bad and a good test point design: (a) false ringing on waveforms induced by a bad test point layout; (b) clean waveforms captured from a good test point layout.
그림 10. 잘못된 테스트 포인트 설계와 올바른 테스트 포인트 설계 간의 파형 비교: (a) 잘못된 테스트 포인트 레이아웃으로 인한 잘못된 링잉 파형; (b) 올바른 테스트 포인트 레이아웃으로부터 캡처한 깨끗한 파형.

결론

이 글에서는 LT8418로 구동되는 GaN 하프브리지 컨버터를 위한 주요 설계 방법에 대해 살펴봤다. 최적화된 PCB 레이아웃, 적절한 커패시터 배치, 정밀 조정된 게이트 저항은 강건한 동작을 보장하며, 동시에 정확한 측정 기법을 사용하여 성능 검증이 필요함을 설명하였다. 이런 기법들과 LT8418이 제공하는 첨단 기능을 적용하여, 개발자들은 고효율, 소형화, 열 안정성이 요구되는 고주파 애플리케이션에서 이상적인 드라이버로 LT8416을 활용할 수 있다.

참고문헌

1 “Why GaN: Benefits of Gallium Nitride.” Efficient Power Conversion Corporation.

2 David Reusch. “Optimizing PCB Layout.” Efficient Power Conversion Corporation, 2019.

3 Alex Lidow and Michael de Rooij. “eGaN FET Electrical Characteristics.” Efficient Power Conversion Corporation, 2012.

저자 소개

피터 팜(Peter Pham)은 노스캐롤라이나 더럼에 위치한 아나로그디바이스(Analog Devices)의 선임 애플리케이션 엔지니어이다. 그는 ADI 전원 제품 그룹에서 절연형 플라이백 컨트롤러, 보호 디바이스, 고전압 커패시터 충전기, 부스트 컨트롤러, GaN 드라이버를 담당하고 있다. 2018년과 2020년에 각각 테네시 대학교 녹스빌 캠퍼스에서 전기공학 학사 및 석사 학위를 취득했다.


샘 자파리(Sam Jafari)는 캘리포니아 산호세에 위치한 아나로그디바이스의 애플리케이션 엔지니어이다. 그는 ADI 전원 제품 그룹에서 벅, 부스트, 벅-부스트, LED, 하이브리드 스위치 캡, GaN 컨트롤러 및 드라이버 제품을 중점적으로 담당하며, 전원 제품 EMI 챔버를 공동 관리하고 있다. 2019년에 캘리포니아 대학교 데이비스 캠퍼스에서 전기공학 석사 학위를 취득했다.