SHARC处理器架构概述

超级哈佛架构

ADI公司的32位浮点SHARC®处理器基于超级哈佛（Super Harvard）架构，它实现了非凡的内核及存储性能与出色的I/O吞吐能力的完美结合。通过增加与专用总线相关的I/O处理器，这个"超级"哈佛架构扩 展了独立编程与数据存储总线的原始概念。除了满足大多数计算密集型实时信号处理应用的需求外，SHARC处理器还集成了大量的存储器阵列和专用外设，从而 简化了产品开发，并缩短了上市时间。

目前，SHARC处理器系列包括三代产品，可提供代码兼容的解决方案，从售价不足10美元的入门级产品到提供400 MHz/2400 MFLOP定点和浮点运算能力的较高性能产品。所有SHARC处理器不拘泥于特定的产品方案，而是提供公共特性与功能集合，可用于诸多信号处理市场与应 用。这个基本功能使得SHARC用户在向更高性能、更高集成度的SHARC产品转移的过程中可以充分利用现有代码和设计经验。

公共架构特性

  • 32/40位IEEE浮点运算
  • 32位定点乘法器，包括64位乘法与80位累加
  • 没有算术流水线；所有计算都是单周期的
  • 硬件支持循环缓冲选址
  • 32个地址指针支持32个循环缓冲区
  • 硬件支持6级嵌套的零开销硬件循环
  • 丰富的代数汇编语言语法
  • 指令集支持条件算子、位操作、除法和平方根、位域插入与抽取
  • DMA在全时钟速率下允许零开销背景传输，无需处理器干预

第一代SHARC处理器提供66 MHz/ 198 MFLOP性能，并成为SHARC处理器系列产品的基础。支持32位定点及32/40位浮点数据格式的易用指令集架构、大型存储阵列和高级通信端口，使第 一代SHRAC处理器产品适于广泛的并行处理应用，包括消费类音频、医疗成像、军事、工业及仪器仪表。

第二代SHARC处理器利用单指令多数据（SIMD）架构使信号处理性能提高一倍，达到100MHz / 600MFLOP。与第一代SHARC处理器相比，这一硬件扩展使系统编程人员的可用计算资源增加一倍。第二代SHARC处理器包含双乘法器、算术逻辑单 元（ALU）、移位器及数据寄存器，可以在多种应用中大幅提高整个系统的性能。这个能力非常适合消费类电子产品、汽车、专业音频等应用，在这些应用中，与 立体声通道处理相关的算法可以有效的利用SIMD架构。

第三代SHARC处理器采用增强的SIMD架构，将CPU性能扩展到400 MHz/2400 MFLOP。产品中有多种不同的集成ROM存储器配置以及音频专用外设，能够缩短上市时间，并降低整体材料清单成本。性能等级以及外设集成度的提高使得第 三代SHARC处理器成为面向多种音频市场的单芯片解决方案。

The fourth generation of SHARC® Processors, now includes the ADSP-21486, ADSP-21487, ADSP-21488, ADSP-21489 and offers increased performance, hardware-based filter accelerators, audio and application-focused peripherals, and new memory configurations capable of supporting the latest surround-sound decoder algorithms. All devices are pin-compatible with each other and completely code-compatible with all prior SHARC Processors. These newest members of the fourth generation SHARC Processor family are based on a single-instruction, multiple-data (SIMD) core, which supports both 32-bit fixed-point and 32-/40-bit floating-point arithmetic formats making them particularly suitable for high-performance audio applications

Fourth-generation SHARC Processors also integrate application-specific peripherals designed to simplify hardware design, minimize design risks, and ultimately reduce time to market. Grouped together, and broadly named the Digital Applications Interface (DAI), these functional blocks may be connected to each other or to external pins via the software-programmable Signal Routing Unit (SRU). The SRU is an innovative architectural feature that enables complete and flexible routing amongst DAI blocks. Peripherals connected through the SRU include but are not limited to serial ports, IDP, S/PDIF Tx/Rx, and an 8-Channel asynchronous sample rate converter block. The fourth generation SHARC allows data from the serial ports to be directly transferred to external memory by the DMA controller. Other peripherals such as SPI,UART and Two-Wire Interface are routed through a Digital Peripheral Interface (DPI).