ADIsimCLK

ADIsimCLKTM is a clock design tool for predicting phase noise and jitter for Analog Devices' ultralow jitter clock distribution and clock generation products. Whether your application is in wireless infrastructure, instrumentation, networking, broadband, ATE, or another area demanding predictable clock performance, ADIsimCLK will enable you to rapidly develop, evaluate, and optimize your design. ADIsimCLK Version 1.7 expands on previous versions with an added model of the AD9528 low jitter clock generator.

ADIsimCLK 1.7 版(2020 年 1 月发布)。将 zip 文件存储在本地后,可单击 setup.exe,将其解压缩并运行。请注意:在安装最新版本之前,应先卸载所有旧版本。

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关键特性

  • 使用外部 VCO 或集成的 PLL/VCO 为 PLL 频率合成器建模
  • 分析相位噪声和抖动,包括基准电压源、VCO、环路滤波器和鉴相器的影响
  • 执行非线性瞬态分析,以准确确定锁定时间

ADIsimCLK 时钟设计工具向导使设计人员在几分钟之内,就能够看到用于进行模拟时钟分配设计的详细的性能数据。可以在这种交互式环境中,实现时钟电路的优化,并具有类似于电子表格的简单性和交互性。


详细的套件模型可以分析抖动性能(宽带和 SONET 规格)、相位噪声性能、相位噪声影响(ACI/ACR、EVM、相位抖动等),抖动对 ADC 性能的影响(SNR、ENOB)以及准确的时序分析(逻辑分析仪显示)。