過電圧保護機能を集積化したロバストなオペアンプ

    Eric ModicaMichael Arkin共著 (コメントは英語でお願いいたします

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オペアンプの入力電圧が仕様で規定された入力電圧範囲(極端 な場合は、アンプの電源電圧)を上回ると、性能不良が発生す るだけでなく損傷することさえあります。この記事では、過電 圧状態の一般的な原因と影響、過電圧保護機能を普通のアンプ に外付けで追加することがいかに厄介か、そして最新アンプに 集積化されている過電圧保護が設計者にいかにコンパクトで、 強力、扱いやすく、かつ費用効果の高いソリューションを提供 するかについてご説明します。

すべての電子部品には、許容できる印加電圧に上限があります。 こうした上限のいずれかを上回った場合、動作の瞬時的な中断 から、システムのラッチアップや恒久的な損傷にいたるまでさ まざまな影響が生じます。ある部品が許容できる過電圧の量は、 その部品が実装されているのか、あるいは実装されていない状 態で偶然に接触したのか、過電圧状況の規模と継続時間、デバ イスの堅牢性など、いくつかの要因に依存します。

高精度アンプは、センサー計測シグナル・チェーンの初段に 使われる部品であることが多く、過電圧障害の被害を最も受 けやすい要素です。高精度アンプを選択する場合、システム設 計者は、アンプのコモンモード入力範囲を調べる必要があり ます。データシートでは、コモンモード入力範囲は、入力電圧 範囲(IVR)によって指定されていたり、コモンモード除去比 (CMRR)のテスト条件で指定されていたり、その両方を使用 して指定されていることがあります。

過電圧状態が起きる原因の実際
アンプに必要な保護には、電源シーシング、スリープ状態への遷移と復帰、スパイク電圧に起因する障害に対する過電圧保護と、動作時も含め、静電放電(ESD)に起因する障害に対するESD保護があります。実装されたデバイスはシステムの電源シーケンス条件の影響を受けることがあり、繰り返し過電圧のストレスを受けます。システム設計者は、障害を起こす電流の経路を損傷しやすい部品から遠くに配置したり、損傷が起きないようにこれらの障害となる電流を抑えたりするための対策を講じます。

複数の電源電圧を持つ複雑な分散型電源アーキテクチャ(DPA)システムでは、電源シーケンシングによって、システム回路のさまざまな部分を駆動する電源を異なるタイミングでオン/オフします。シーケンシングが不適切な場合は、いずれかのデバイスのどこかのピンに過電圧状態やラッチアップ状態が発生する可能性があります。

エネルギー効率への関心が高まるなか、多くのシステムには複 雑なスリープ・モードやスタンバイ・モードが実装されています。つまり、システムの一部がパワーダウンされるとき、ほかの部分は電源がオンとなっていることを意味します。電源シーケンシングの場合と同様、このような状況でも、主に入力ピンで予測できない過電圧イベントが生じることがあります。

多くのタイプのセンサーは、測定対象の物理的な現象とは無関係の予想外の出力スパイクを生成することがあります。この種の過電圧状態の影響は、一般に入力ピンのみにかかわります。 静電放電は、部品が実装される前によく発生する過電圧状況としてよく知られています。静電放電による損傷があまりにも多く発生しているため、JESD22-A114Dなどの業界の仕様でさまざまなESDに対する半導体の耐久性を試験し、指定する方法が定められています。ほぼすべての半導体製品は、何らかの保護デバイスが集積化されています。このテーマの詳細につい ては、アプリケーション・ノートAN-397『標準リニア集積回路に電気的に導入される損傷:最も一般的な原因と再発防止策』をご覧ください。ESDセルは、高エネルギー・パルスの後で低インピーダンス状態に入るように設計されています。この場合、入力電流の制限はありませんが、電源レールに対する低インピーダンスの経路が用意されています。

簡単な事例研究:電源シーケンシング
ミックスド・シグナル回路が広く普及するにつれて、1枚の回 路基板上に複数の電源が必要になることが多くなっています。 新規に設計する際に、特に複数の相互に関連していない電源が 必要な場合に考慮すべきいくつかの繊細な課題については、ア プリケーション・ノートAN-932『電源シーケンシング』をご 覧ください。

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高精度アンプは、この条件の犠牲になることがあります。図1 は、差動アンプとして構成されたオペアンプです。このアンプ はRSENSEを介して電流を感知し、結果として生じる電圧降下に 比例した電圧を出力します。R3とR4によって形成されたデバイ ダが、入力をバイアスして仕様規定にあるIVRの範囲内に収ま るようにしていることに注意してください。アンプの電源電圧が VSYから供給されず、VSYの後でVCCが立ち上がる場合、オペ アンプA1の反転入力での電圧は次のようになります。

V = VSY – (I × R1)  (1)

ここで、Iは電源なしのA1の入力インピーダンスに依存します。アンプが過電圧状態に対応できるように設計されていない場合、電流の経路に最もなりそうなルートは、 ESDダイオード、クランプ・ダイオード、または寄生ダイオードから電源またはグラウンドへと至る経路です。この電圧がIVRの範囲を超えて低下した場合、または電流がデータシートの最大定格を上回った場合は、損傷する可能性があります。

ADA4091 ADA4096など過電圧保護のあるアンプで使用さ れているESD構造は、ダイオードではなく、ダイアック(双方 向の「交流電流向けダイオード」)デバイスであるため、これら のアンプは電源がなくても過電圧状態に対する耐性があります。

図1. 差動アンプのハイサイド電流センサー。VSYがVCCよりも前 にパワーアップした場合、アンプの入力電圧または電流がデータシートの最大値を上回ることがあります。

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オペアンプの障害状態
図2は、NチャンネルのJFET入力段(J1、 J2、 R1、 and R2)と、 その後に続く2次ゲイン段と出力バッファ(A1)を示します。 オープンループ・アンプが仕様規定のIVRの範囲内にあると き、差動入力信号(VIN+ – VIN–)はVDIFF に対して180°位相 がずれています。図に示すように、ユニティ・ゲイン・バッファ として接続されていると、VIN+での同相電圧がアンプのIVR を上回った場合、J1 のゲートドレインがピンチオフして、この 段の200μAの電流全体が導通します。J1 のゲートドレイン電 圧が逆方向にバイアスされている限り、VIN+ での電圧がさら に上昇しても、VIN–)はVDIFF は変化しません(VOUTは正側レールの まま)。しかし、J1 のゲートドレインが順方向にバイアスされる と、VIN+ での電圧上昇はA1の反転入力の電圧を上げるため、 入力信号とVIN–)はVDIFF の間の位相反転というまずい状態が生じま す。

図2. Nチャンネル、JFET入力オペアンプの概念

図3は、A1の出力での位相反転の例です。バイポーラ入力アンプとは異なり、JFETアンプは、入力がクランプされていないために位相反転が起こりやすい傾向があります。CMOSアン プの場合、ゲートがドレインに対して電気的に絶縁されているため、一般的に位相反転の心配はありません。位相反転が発生 しない場合、オペアンプ・メーカーは普通、そのようにデータ シートに記載します。位相反転の可能性があるのは、アンプ入 力がCMOSではなく、最大差動入力がVSYであり、位相反転 に対する耐性がデータシートに記載されていない場合です。位 相反転そのものは破壊的なものではありませんが、正の帰還が 生じてサーボ・ループが不安定になることがあります

図3. VINが仕様規定のIVRを上回ると、入力位相反転によって アンプの出力が負になります。

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システム設計者は、アンプ入力が電源電圧の範囲を超えた場合 にどうなるかについても考えておく必要があります。ほとんど の場合この障害状態になるのは、アンプ電源がオンする前に電 源シーケンシングによってソース信号がアクティブになったと き、あるいは電源オン、電源オフ、または動作中に電源がスパ イクしたときです。この状態により、特に過電圧がダイオード・ ドロップより大きい場合に、大部分のアンプは損傷する可能性 があります。

図4は、ESD保護ダイオードとクランプ・ダイオードを備え た代表的なバイポーラ入力段を示しています。バッファ構成で は、VIN+ がいずれかのレールを上回ると、ESDダイオードと クランプ・ダイオードが順方向にバイアスされます。きわめて 低いソース・インピーダンスの場合、これらのダイオードは、 ソースが許容できる限りの電流を導通します。AD8622などの 高精度アンプは、差動電圧が印加されたときの入力電流を制限 するために、入力と直列に500Ω抵抗を組み込むことである程 度の差動保護ができます。ただし、最大の入力電流仕様を上回 らないことが保護の条件です。最大の入力電流が5mAである場 合、最大許容差動電圧は5Vになります。なお、これらの抵抗は ESDダイオードと直列ではないため、レールへの電流を制限す ることはできません(たとえば、過電圧状態のとき)。

図4. ESDを示しているバイポーラ入力段、および差動保護ダイオード

図5は、差動入力と過電圧が同時に発生した状態で、保護され ていないバイポーラ・オペアンプの入力電流と電圧の関係を示 しています。印加電圧がダイオード・ドロップを上回ると、電 流が破壊的なレベルになり、オペアンプに悪影響を与えたり、 破壊したりすることがあります。

図5. 差動入力電圧がダイオード・ドロップを上回ったときの オペアンプ入力電流

外部入力過電圧保護
半導体オペアンプの初期の頃から、IC設計者は、チップ・ アーキテクチャとその弱点克服に必要な外付け回路との間の トレードオフを考えなければなりませんでした。障害保護は 最も困難な問題領域の1つでした(たとえば、MT-036「 Op Amp Output Phase-Reversal and Input Over-Voltage Protection」とMT-069「In-Amp Input Overvoltage Protection」を参照)。 システム設計者が高精度オペアンプに求める2つの特性は、低いオフセット電圧(VOS)と高いコモンモード・ノイズ除去比(CMRR)であり、いずれもキャリブレーションを簡素化し、動的誤差を最小限に抑えるものです。電気的オーバーストレス(EOS)がある状態でこれらの仕様を維持するため、バイポーラ・オペアンプには通常、内部クランプ・ダイオードと、入力と直列に配置した小さい制限抵抗を組み込みます。しかし、このような方法では、入力がレールを上回ったときに生じる障害状態には対処できません。保護を強化するには、図6に示すような回路を実装します

システム設計者が高精度オペアンプに求める2つの特性は、低いオフセット電圧(VOS)と高いコモンモード・ノイズ除去比(CMRR)であり、いずれもキャリブレーションを簡素化し、動的誤差を最小限に抑えるものです。電気的オーバーストレス(EOS)がある状態でこれらの仕様を維持するため、バイポーラ・オペアンプには通常、内部クランプ・ダイオードと、入力と直列に配置した小さい制限抵抗を組み込みます。しかし、このような方法では、入力がレールを上回ったときに生じる障害状態には対処できません。保護を強化するには、図6に示すような回路を実装します。

F図6. 電流制限抵抗と2個のショットキー・ダイオードを使用する外部保護付きの高精度オペアンプ。入力バイアス電流に起因するオフセットのバランスをとるため、RFBとROVPは等しい 値に設定します。

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VINの信号源が最初にパワーアップすると、ROVPはオペアンプ への電流を制限します。ショットキー・ダイオードの順方向電圧は代表的な小信号ダイオードより200 mV 低いため、すべての 過電圧電流は外付けダイオードD1とD2によって分流されます。 しかし、これらのダイオードは、オペアンプの仕様に悪影響を与えることがあります。たとえば、1N5711からの逆漏れ電流のプロット(図7を参照)を使用して、任意のOVP抵抗のCMRR 損失を調べることができます。1N5711の逆漏れ電流は、0Vで0nA、30Vで60nAです。コモンモードが0Vの場合、D1と D2によって追加されるIOSは、これらの漏れ電流の一致具合に依存します。VINが+15Vになると、D1は30V逆バイアスさ れ、D2のバイアスは0Vになります。したがって、追加の60nAはROVPに流れます。入力が-15Vになると、D1とD2は電気的に位置を交換し、 ROVPから60nAが出ます。任意のコモンモードで保護ダイオードに起因する追加のIOSは、以下のような簡単な式で表すことができます。

IOSaddr = I D1 – ID2  (2)

図7. 1N5711の逆電流と直流逆電圧の関係

式2により、次のようにコモンモード範囲の両極端からVOS 損 失を計算することができます。

VOSpenalty = IOSaddr × ROVP (3)

30Vでの1N5711の漏れ電流として60nAを使用し、5kΩ の保 護抵抗を使用した場合、各上下限でのVOSは300μV増加する ため、入力電圧範囲の全体で600μVのOSが新たに生じます。 データシートで言えば、110dBのCMRRを持つオペアンプは 17dB低減することになります。ソース・インピーダンスを等し くするために帰還抵抗を挿入することは、コモンモードが0V のときだけ有効であり、コモンモード範囲の全体にわたって追 加のIOSを防止するためには役に立ちません。表1は、高精度ア ンプの保護に一般に使用されるダイオードについて同じ計算を 行った結果です。CMRR損失の計算では、5kΩの保護抵抗を 想定しています。すべてのコストはwww.mouser.com からの 最近の引用(2011年)であり、単位は米国ドルです。

表1. 110dB CMRRの高精度オペアンプに一般的に用いられる保護ダイオードとその効果

 
1N5711
BAV99
PAD5
BAS70-04
1N914
BZB84-C24
IOSaddr (nA)
60
10
<<0.005
8
40
50
VOSpenalty (µV)
600
100
0
80
400
500
CMRR Penalty (dB)
17
6
0
5
14
16
Cost @ 1k Quantities
$0.07
$0.015
$3.52
$0.095
$0.01
$0.034

図6に示す方法のもう1つの欠点は、保護ダイオードによって 過電圧電流が電源に分流される可能性があることです。たとえば、正側電源が大量の電流を吸収できない場合、過電圧電流によって正電源電圧が増えることがあります。

これを防ぐ1つの方法は、図8に示すように、正側入力とグラ ウンドの間にツェナー・ダイオードを背中合わせで使用する ことです。D1またはD2のツェナー電圧を上回ると、ダイオー ドは過電圧電流をグラウンドに分流して電源を保護します。こ の構成は、過電圧状態でのチャージ・ポンピングを防ぎます。 しかし、ツェナー・ダイオードには、小信号ダイオードより も高い漏れ電流と容量があります。さらに、ツェナー・ダイ オードの漏れ電流プロファイルには、ソフトニー特性があり ます。前述のように、これによって、アンプのコモンモード 範囲の全域でさらにCMRR損失が追加されます。たとえば、 BZB84-C24は、使用電圧が22.8V~ 25.6Vの背中合わせで 使用するペアのツェナー・ダイオードです。逆電流の仕様規定 は16.8 Vで50nA(max)です。しかし、メーカーは、ツェナー 電圧に近い漏れ電流が何かを指定していません。また、急激な ブレークダウン特性を実現するため、ツェナー・ダイオードは 一般に小信号ダイオードより高いドーピング/拡散で作られて います。これによって寄生容量が相対的に増加し、それが歪み の増加(特に、高い振幅の場合)と不安定性の増大につながります。

図8. 電流制限抵抗と2個のツェナー・ダイオードを使用した 外部保護付きの高精度オペアンプ

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初期の集積化された過電圧保護
前項では、一般的に用いられているアンプの外付け保護方式の 欠点について説明しました。アンプ自体が大きな入力過電圧を 受け付けるように設計されている場合、これらの欠点の一部を 回避することができます。図9は、差動入力ペアで使用する一 般的な集積化保護方式を示しています。

図9.抵抗性の過電圧保護を備えた差動入力ペア(ESD保護は 図示せず)

この回路は、2つのアンプ入力に入力保護抵抗があります。過 電圧保護が必要なのは一般的に1つの入力のみですが、各入力 で寄生容量と漏れ電流を等しくすると歪みとオフセット電流が 減少します。さらに、ダイオードはESD対策に使用しないため、 比較的小さいものにすることができます。外付けまたは内部の抵抗を追加すると、アンプの2乗和の平方 根(RSS)で熱ノイズが増加します(式4)。

Adding resistance, either external or internal, adds to the amplifier’s root-sum-square (RSS) thermal noise (Equation 4):

(4)

4nV/√Hzのノイズを持つオペアンプを保護するのに1kΩ の抵 抗を用いた場合、合計電圧ノイズは√2 増加します。保護抵抗を 集積しても、過電圧保護によって入力換算の電圧ノイズが増大 するという事実に変わりありません。しかし、R1とR2がオペ アンプに集積されていれば、データシートのノイズ仕様は保護 回路も含んだものになります。

ノイズと過電圧のトレードオフを回避するには、アンプ入力が仕様規定 の範囲内の場合は低い抵抗を示し、アンプ入力がレールを上回るとき わめて高い抵抗となる保護回路が必要です。この特性によって、改善 された過電圧保護がオンデマンドで得られるため、通常の動作条件 下で全体的なノイズを増加させる影響を低減することができます。図 10は、このように動作する回路の実装例です。

図10. アクティブな過電圧保護を持つ入力差動ペア

Jxy は、オールPチャンネルのJFETであり、空乏モードのデ バイスであるため、チャンネルはソースやドレインと同じ極性 です。入力バイアス電流は十分に小さく、チャンネルとゲート の間に電位差があってもチャンネルがピンチオフされることは ありません。したがって、アンプの入力レベルがレール間にあ るとき、J1A とJ2A はRDSONに等しい抵抗値を持つ簡単な抵抗 として機能します。VIN+ が負電源のダイオード・ドロップよ りも上回った場合、J1A から電流が流れ始め、ドレインがピン チオフされます。実際にはJ1A が三極管から直線領域に移動す ることで、この遷移が行われます。VIN+ が正の電源電圧のダ イオード・ドロップより上回った場合、J1A はラテラルPNPと して機能します。VIN+ からゲートまでは順方向バイアスのエ ミッタ・ベース接合として機能し、その他の接合はベース・コ レクタとして機能することで過電圧を防止します。

図11の電流-電圧プロットは、FET保護のあるオペアンプに おける過電圧で掃引されたときの入力インピーダンスの変化を 示します。保護FETのRDSON は4.5kΩです。アンプの正側入 力がレールより上に引き上げられるにつれて、保護FETの抵 抗は30Vで22kΩまで急増し、入力電流を1.5mAに制限しま す。

図11. 過電圧でDCが掃引されたときのFET保護のあるオペアンプの実効入力インピーダンス

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集積化のメリット
ADA4091やADA4096などのアンプは、図10に示すように 精度への影響を最小限に抑えながら、過電圧に対する耐性を 持った堅牢なオペアンプ入力を実現できる性能を保持していま す。ADA4096は、電源電圧レベルにかかわらず32Vの保護を 提供することができます。安価な外付け部品でアンプの精度に 大きな悪影響を与えたり、精度が高くてもアンプ自体より値段 が高い外付け部品が不要になります。 図12は、2mm×2mmのLFCSPパッケージのADA4096-2 と、外部入力保護によく使用される2つのディスクリート部 品を示しています。ADA4096-2の保護機能の集積化によっ て基板のフットプリントが大幅に低減します。その効果は、 オペアンプの仕様で規定されています。また、電源が投入さ れていなくても、アンプを保護します(図13を参照)。さら に、ADA4091とADA4096にはレールtoレールの入出力 (RRIO)があり、過電圧保護範囲の全域にわたって位相反転が ありません(図14を参照)。これらのメリットによって、電源 シーケンシングとラッチアップを考えるシステム設計者の悩み が少し楽になるはずです。

Figure 12 shows the ADA4096-2 in a 2-mm × 2-mm LFCSP package next to a couple of discrete components often used for external input protection. The ADA4096-2’s integrated protection provides a significantly reduced PCB footprint; its effects are included in the op amp’s specifications; and it protects the amplifier even when power is not applied (see Figure 13). In addition, the ADA4091 and ADA4096 have rail-to-rail inputs and outputs (RRIO) and are free from phase-inversion over the entire overvoltage protection range (see Figure 14). These benefits allow system designers to worry a little less about power-supply sequencing and latch-up.

図12. 2mm×2mmパッケージのADA4096-2は、外部電圧保護用に一般に使用される2つの部品よりも小さいスペースで済みます。

図13. ADA4096-2の入力OVP電流制限(電源オンの場合とオフの場合)

図14. ±10V電源のADA4096-2で入力がレールより30V上回った場合と下回った場合

結論

要約すると、過電圧保護を集積化することで以下のような多 くのメリットが得られます。

  1. アナログ・シグナル・チェーンの堅牢性と精度の向上。
  2. 製品化までの時間(TTM)と設計時間の短縮、テスト条 件の緩和。
  3. BOMコストの低減。
  4. 承認部品リストに記載しなければならない部品数の低減。
  5. 基板フットプリントの縮小/高集積化。
  6. 故障率の低下

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参考文献
1N914のデータシートwww.fairchildsemi.com
1N5711のデータシート www.st.com
BAV99、BAS70-04、BZB84-C24のデータシート www.nxp.com
PAD5のデータシート www.vishay.com.
JESD22-A114D規 www.jedec.org.

著者らは、本稿の執筆にあたり専門的なご支援をくださった Derek Bowers 氏とHarry Holt 氏に対してここに感謝の意を 表します。



 

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