Новые материалы по теме (1)

Обзор

Особенности и преимущества

  • Flexible reconfigurable common platform design
    • 4 DACs and 2 ADCs (4D2A)
    • Supports single, dual, and quad band
    • Maximum DAC/ADC sample rate up to 12 GSPS/6 GSPS
      • DAC to ADC sample rate ratios of 1, 2, 3, and 4
      • ADC and DAC datapath bypass option
      • Analog bandwidth to 8 GHz
      • Full-scale output current range, ac coupling: 7 mA to 40 mA
    • On-chip PLL with multichip synchronization
      • External RFCLK input option
  • ADC ac performance at 6 GSPS
    • Full-scale input voltage: 1.475 V p-p
    • Full-scale sine wave input power: 4.4 dBm
    • Noise density: −153 dBFS/Hz
    • Noise figure: 25.3 dB
    • HD2: −65.2 dBFS at 2.7 GHz
    • HD3: −70.8 dBFS at 2.7 GHz
    • Worst other (excluding HD2 and HD3): −68.5 dBFS at 2.7 GHz
  • DAC ac performance at 3.7 GHz output
    • 2-tone IMD3 (−7 dBFS per tone): −78.9 dBc
    • NSD, single-tone, fDAC = 12 GSPS: −155.1 dBc/Hz
    • SFDR, single-tone, fDAC = 12 GSPS: −70 dBc
  • Versatile digital features
    • Supports real or complex digital data (8-, 12-, 16-, or 24-bit)
    • Selectable interpolation and decimation filters
    • Configurable DDC and DUC
      • 8 fine complex DUCs and 4 coarse complex DUCs
      • 8 fine complex DDCs and 4 coarse complex DDCs
      • 48-bit NCO per DUC/DDC
      • Option to bypass fine and coarse DUC/DDC
  • Programmable 192-tap PFIR filter for receive equalization
    • Supports 4 different profile settings loaded via GPIO
  • Programable delay per data path
  • Receive AGC support
    • Fast detect with low latency for fast AGC control
    • Signal monitor for slow AGC control
    • Dedicated AGC support pins
  • Transmit DPD support
    • Fine DUC channel gain control and delay adjust
    • Coarse DDC delay adjust for DPD observation path
  • Auxiliary features
    • Fast frequency hopping
    • Direct digital synthesis (DDS)
    • Low latency digital loopback mode (ADC to DAC)
    • ADC clock driver with selectable divide ratios
    • Power amplifier downstream protection circuitry
    • On-chip temperature monitoring unit
    • Flexible GPIOx pins
    • TDD power savings option
  • SERDES JESD204B/JESD204C interface, 16 lanes up to 16.22 Gbps
    • 8 lanes per DACs and ADCs
    • JESD204B compatible with the maximum 15.5 Gbps lane rate
    • JESD204C compatible with the maximum 16.22 Gbps lane rate
    • Sample and bit repeat mode for lane rate matching
  • Total power consumption: 11.45 W typical
  • 15 mm × 15 mm, 324-ball BGA with 0.8 mm pitch

Подробнее о продукте

The mixed signal front-end (MxFE®) is a highly integrated device with a 16-bit, 12 GSPS maximum sample rate, RF digital-to-analog converter (DAC) core, and 12-bit, 6 GSPS rate, RF analog-to-digital converter (ADC) core. The AD9082 supports four transmitter channels and two receiver channels. The AD9082 is well suited for applications requiring both wideband ADCs and DACs to process signal(s) having wide instantaneous bandwidth. The device features a 16 lane, 16.22 Gbps JESD204C or 15.5 Gbps JESD204B data transceiver port, an on-chip clock multiplier, and a digital signal processing (DSP) capability targeted at either wideband or multiband, direct to RF applications. The AD9082 also features a bypass mode that allows the full bandwidth capability of the ADC and/or DAC cores to bypass the DSP datapaths. The device also features low latency loopback and frequency hopping modes targeted at phase array radar system and electronic warfare applications.

Applications

  • Wireless communications infrastructure
  • Microwave point-to-point, E-band and 5G mmWave
  • Broadband communications systems
  • DOCSIS 3.1 and 4.0 CMTS
  • Phased array radar and electronic warfare
  • Electronic test and measurement systems

Статус продукта icon-recommended Рекомендовано для новых разработок

Данный продукт выпущен на рынок. Техническое описание содержит окончательные характеристики и рабочие параметры продукта. Для новых разработок ADI рекомендует применение данных продуктов.

Оценочные комплекты (2)

ПО и системные требования

Драйверы устройств

API Device Drivers

Device Application Programming Interface (API) C code drivers provided as reference code that allows the user to quickly configure the product using high-level function calls. The library acts as an abstraction layer between the application and the hardware. The API is developed in C99 to ensure agnostic processor and operating system integration. Customers can port this application layer code to their embedded systems by integrating their platform-specific code base to the API HAL layer.

To request this software package, go to the Software Request Form signed in with your MyAnalog account and under “Target Hardware” select “High Speed Data Converters” and choose the desired API product package. You will receive an email notification once the software is provided to you.

Инструменты и симуляторы

S-параметры

Модели IBIS

Инструменты проектирования

Companion Transport Layer RTL Code Generator Tool (Rev. 1.0)

This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.

JESD204x Frame Mapping Table Generator

The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.

Сопутствующие компоненты

AD9082 Сопутствующие компоненты

Рекомендуемые Clock Distribution Device

Рекомендуемые Clock Generation Device

Рекомендуемые ВЧ усилители

Рекомендуемые усилители с переменным КУ

Ресурсы проектирования

Компания Analog Devices всегда уделяла повышенное внимание обеспечению максимальных уровней качества и надежности предлагаемых продуктов. Для этого мы внедряем контроль качества и надежности на каждом этапе проектирования технологических процессов и продуктов, а также на этапе производства. Нашим принципом является обеспечение "полного отсутствия дефектов" поставляемых компонентов.

Образцы и покупка

Функционирование раздела Образцы и покупка возможно только в полной версии сайта
Назад
Проверить наличие

Приведенные цены действительны в США и указаны только для примерного бюджетного рассчета. Цены указаны в долларах США (за штуку в указанном размере партии) и могут быть изменены. Цены в других регионах могут отличаться в зависимости от местных пошлин, налогов, сборов и курсов валют. Для уточнения стоимости обращайтесь в местные офисы продаж Analog Devices, или к официальным дистрибьюторам. Цены на оценочные платы и наборы указаны за штуку независимо от количества.


Помощь

 
Оценочные платы Цена указана за одну единицу.
Назад
Проверить наличие
Через сайт Analog.com можно приобрести не более двух оценочных плат. Чтобы заказать более двух оценочных плат, пожалуйста, совершайте покупку через наших дистрибьюторов.
Цены указаны за одну штуку, в долларах США, на условиях ФОБ. Являются рекомендованными розничными ценами в США, приведены только для примерного расчета и могут меняться. Международные цены могут отличаться на величину местных пошлин, налогов, сборов и курсов валют.