DS318xのためのCLADの設定
要約
このアプリケーションノートは、DS3184でクロックレートアダプタ(CLAD)機能を設定する方法について説明します。これは、DS3181、DS3182、およびDS3183など、マキシムの他のデバイスにも適用されます。DS3181、DS3182、DS3183、およびDS3184 (DS318x)は、DS3/E3フレーマおよびLIU付きATMセル/HDLCパケットプロセッサを内蔵し、ポートごとにDS3フレーム(CビットまたはM23)、E3フレーム(G.751またはG.832)、あるいはクリアチャネルデータストリームを持つ、最大4本のDS3/E3の物理銅線にATMセルまたはパケットをマッピングまたはマッピング解除します。
はじめに
このアプリケーションノートは、DS3184でクロックレートアダプタ(CLAD)機能を設定する方法についての概要を示しています。ここに示す内容は、DS3181、DS3182、およびDS3183など、マキシムの他のデバイスにも適用されます。DS318x (DS3181、DS3182、DS3183、およびDS3184)は、DS3/E3フレーマおよびLIU付きATMセル/HDLCパケットプロセッサを内蔵し、ポートごとにDS3フレーム(CビットまたはM23)、E3フレーム(G.751またはG.832)、あるいはクリアチャネルデータストリームを持つ、最大4本のDS3/E3の物理銅線にATMセルまたはパケットをマッピングまたはマッピング解除します。
DS318xにおけるCLADは、CLKA端子上の1つのリファレンスクロック入力から、内部で必要となる複数のDS3、E3、またはSTS-1クロックを作成するために使用します。CLKAに適用するクロック周波数は次のうちの1つでなければなりません。
A. DS3 (44.736MHz)
B. E3 (34.368MHz)
C. STS-1 (51.84MHz)
B. E3 (34.368MHz)
C. STS-1 (51.84MHz)
上記のクロックの1つが与えられれば、他の2つのクロックが生成されます。内部で生成されたクロックは、CLKBとCLKCの出力端子を駆動することによって、必要に応じて外部で使用することができます。
CLAD機能の特長
DS318xのCLADは、内部的に必要となるDS3 (44.736MHz)、E3 (34.368MHz)、およびSTS-1 (51.84MHz)の各クロックを1つのリファレンスクロック入力から生成することができます。このリファレンスクロック入力は、51.84MHz、44.736MHz、または34.368MHzのいずれでも可能です。内部で生成されたこれらのクロックは、LIUとジッタ減衰器でリファレンスとして使用することが可能で、またチップ外部に送信して外部のシステムで使用することもできます。
CLADの設定
DS318xのLIUを使用する場合、CLADは、DS318xの受信LIUにクロックを供給します。DS318xのCLADは、GL.CR2レジスタのCLADビットによって設定されます。この場合、ユーザは、DS3、E3、またはSTS-1のクロックをCLKA端子に供給する必要があります。
ユーザは、3つの周波数レート(DS3、E3、STS-1)のうちの少なくとも1つをCLKA端子に供給する必要があります。CLAD[3:0]ビットは、端子に適用した周波数をPLLに通知します。図1にDS318xのCLADブロックを示します。
図1. DS318xのCLADブロック
LIUおよびトランスミッタに適用するCLADの出力クロックの選択は、FMビット(PORT.CR2に配置)で制御されます。CLADによって最大限の柔軟性が得られます。アプリケーションは3つのクロックレートのいずれかを供給するだけでよく、CLADを使用して必要なクロックレートを提供することができます。
CLADは無効にすることも可能で、CLKA、CLKB、およびCLKC端子を入力として使用して3つのクロックすべてを外部から供給することができます。CLADを無効にすると、3つのリファレンスクロック(DS3、E3、およびSTS-1)をCLKA、CLKB、およびCLKC端子に適用します。3つの周波数のいずれをも必要としない場合は、CLADクロック端子に適用する必要はありません。
CLADへのCLAD MODE入力は、CLAD[3:0]制御ビット(GL.CR2レジスタに配置)から構成され、これによってどの端子を入力端子または出力端子にするのか、あるいはどの端子をどのクロックレートにするのかを決定します。詳細については、表1を参照してください。
CLAD[3:0] = 00XXにすると、PLL回路は無効になり、入力クロック端子(CLKA、CLKB、およびCLKC)の信号は、内部LIUのリファレンスクロックとして使用されます。CLAD[3:0] = (01XXまたは10XXまたは11XX)にすると、0、1、または2つのPLL回路が有効になり、CLAD[3:0]ビット、フレーミングモード(FM[5:0])、およびラインモード制御ビット(PORT.CR2に配置されたLM[2:0])で決定される必要なクロックが生成されます。
ラインモードビットは、メインのポートインタフェースの動作モードを選択します。CLAD出力クロック端子またはLIUのリファレンスクロックでクロックレートを必要としない場合、クロックの生成に使われるPLLは無効にされてパワーダウンされます。
CLAD設定レジスタ
CLADの設定に必要な2つのレジスタを以下で説明します。
レジスタ名：GL.CR2
レジスタの名称：グローバル制御レジスタ2
レジスタのアドレス：004h
レジスタの名称：グローバル制御レジスタ2
レジスタのアドレス：004h
| Bit # | 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 |
| Name | - | - | - | G8KRS2 | G8KRS1 | G8KRS0 | G8K0S | G8KIS |
| Default | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| Bit # | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| Name | - | - | - | - | CLAD3 | CLAD2 | CLAD1 | CLAD0 |
| Default | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
ビット3～0：CLAD IOモード[3:0] (CLAD[3:0])これらのビットは、CLADクロックのIO端子CLKA、CLKB、およびCLKCを制御します。これらのレジスタビットは、LIUのラインからRXクロックを回復するために使用するクロックを制御します。詳細については、表1を参照してください。
表1. CLAD IO端子のデコード
GL.CR2
CLKA PIN
CLKB PIN
CLKC PIN
CLAD[3:0]
00 XX
DS3 clock input
E3 clock input
STS-1 clock input
01 00
DS3 clock input
Low output
Low output
01 01
DS3 clock input
E3 clock output
Low output
01 10
DS3 clock input
Low output
STS-1 clock output
01 11
DS3 clock input
STS-1 clock output
E3 clock output
10 00
E3 clock input
Low output
Low output
10 01
E3 clock input
DS3 clock output
Low output
10 10
E3 clock input
Low output
STS-1 clock output
10 11
E3 clock input
STS-1 clock output
DS3 clock output
11 00
STS-1 clock input
Low output
Low output
11 01
STS-1 clock input
E3 output
Low output
11 10
STS-1 clock input
Low output
DS3 clock output
11 11
STS-1 clock input
DS3 clock output
E3 clock output
CLADは、受信LIUにリファレンスクロックを供給します。受信LIUは、ユーザがフレーミングモード(FM)ビットを通じて選択したモードに基づいてクロック周波数を選択します。FMビットはメインのフレーミング動作モードを選択します。PORT.CR3.CLADCレジスタビットで選択している場合、CLAD出力は送信クロックソースとしても利用することができます。
レジスタ名：PORT.CR3
レジスタの名称：ポート制御レジスタ3
レジスタアドレス：(0, 2, 4, 6)44h
Bit #
15
14
13
12
11
10
9
8
Name
-
-
RCLKS
RSOFOS
RPFPE
TCLKS
TSOFOS
TPFPE
Default
0
0
0
0
0
0
0
0
Bit #
7
6
5
4
3
2
1
0
Name
P8KRS1
P8KRS0
P8KREF
LOOPT
CLADC
RFTS
TFTS
TLTS
Default
0
0
0
0
0
0
0
0
ビット3：CLAD送信クロックソースの制御(CLADC)
| 表1. CLAD IO端子のデコード | |||
| GL.CR2 | CLKA PIN | CLKB PIN | CLKC PIN |
| CLAD[3:0] | |||
| 00 XX | DS3 clock input | E3 clock input | STS-1 clock input |
| 01 00 | DS3 clock input | Low output | Low output |
| 01 01 | DS3 clock input | E3 clock output | Low output |
| 01 10 | DS3 clock input | Low output | STS-1 clock output |
| 01 11 | DS3 clock input | STS-1 clock output | E3 clock output |
| 10 00 | E3 clock input | Low output | Low output |
| 10 01 | E3 clock input | DS3 clock output | Low output |
| 10 10 | E3 clock input | Low output | STS-1 clock output |
| 10 11 | E3 clock input | STS-1 clock output | DS3 clock output |
| 11 00 | STS-1 clock input | Low output | Low output |
| 11 01 | STS-1 clock input | E3 output | Low output |
| 11 10 | STS-1 clock input | Low output | DS3 clock output |
| 11 11 | STS-1 clock input | DS3 clock output | E3 clock output |
レジスタの名称：ポート制御レジスタ3
レジスタアドレス：(0, 2, 4, 6)44h
| Bit # | 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 |
| Name | - | - | RCLKS | RSOFOS | RPFPE | TCLKS | TSOFOS | TPFPE |
| Default | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| Bit # | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| Name | P8KRS1 | P8KRS0 | P8KREF | LOOPT | CLADC | RFTS | TFTS | TLTS |
| Default | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
このビットを使用して、内部送信クロックのソースとしてCLADクロックを有効にします。このビットの機能は他の制御ビットを条件とします。
0 = 送信クロックとしてCLADクロックを適宜使用する
1 = 送信クロックとしてCLADクロックを使用しない(ループバックが有効でない場合、TCLKInがソースとなる)
1 = 送信クロックとしてCLADクロックを使用しない(ループバックが有効でない場合、TCLKInがソースとなる)
結論
マキシムのDS318xデバイスは、LIUのリファレンスクロックとして複数クロックを作成する場合、またユーザのアプリケーションのクロック送信に有効です。複数クロックの作成と送信は、アプリケーションボードでの設計者の必要性によって決定する必要があります。マキシム製品でのCLADの動作に関するご質問は、マキシムのテレコムアプリケーションサポートチームまでお問い合わせください。