AN-2621: 2.3GHz 高速デュアル・チャンネル統合型DCL のADATE334 で、MIPI C-PHY およびD-PHY 対応波形を発生

はじめに

ADATE334 は、ドライバ、コンパレータ、アクティブ・ロード（DCL）および4 象限のパー・ピン・パラメトリック測定ユニット（PPMU）のピン・エレクトロニクス機能を備えた、フル機能のデュアル・チャンネル自動試験装置（ATE）ソリューションです。オンチップ・キャリブレーション・レジスタを備えた専用の16 ビットDAC が、デバイスの動作に必要な全てのDC レベルを供給します。

高電圧ドライバには、ハイ（VIH）、ロー（VIL）、終端モード（VIT）の3 つのアクティブ状態と、高インピーダンスのインヒビット状態（HiZ）があります。このインヒビット状態は、内蔵のダイナミック・クランプと連動し、ドライバが伝送線をアクティブに終端していない場合でも、伝送線の反射を大幅に抑制するのに役立ちます。

オープン・サーキットでの駆動能力は−1.5V～+7.0V で、幅広いATE および計測器アプリケーションに対応できます。低電圧ドライバは、高電圧ドライバと連動し、50Ω の環境において25mVpp～600mVpp の信号を最大4.6Gbps で出力できます。詳細については、ADATE334 のデータシートおよび機能ブロック図を参照してください。

MIPI Alliance は、相補的機能と固有機能を備えた特別な物理層のセットを提供しています。MIPI C-PHY およびMIPI D-PHY は、主にカメラ、ディスプレイ、モバイルの各アプリケーションに使用されています。ADATE334 の高電圧ドライバおよび低電圧ドライバを組み合わせることで、MIPI C-PHY およびD-PHY に対応するマルチレベル波形を生成できます。

ADATE334 高速マルチプレクサおよびドライバの制御

ADATE334 は、内蔵の高速マルチプレクサを用いて、高速入力（DAT0、RCV0、DAT1、RCV1）を内蔵の高電圧ドライバまたは低電圧ドライバの制御信号にマッピングします。図1 のブロック図は、内蔵のマルチプレクサと出力ドライバを示しています。内蔵マルチプレクサ（HV_DAT_x、HV_RCV_x、LV_VSWA_x、LV_VSWB_x ）は、内蔵高速高電圧ドライバ用の制御信号（SELECTED_DAT_x、SELECTED_RCV_x）と、低電圧ドライバ用の制御信号（SELECTED_VSWA_x、SELECTED_VSWB_x）を生成します。表1 は、高電圧ドライバ制御信号によって高電圧ドライバ出力の状態がどのように決まるかを示し、表2 は、低電圧ドライバ制御信号によって低電圧ドライバ出力の状態がどのように決まるかを示します。ADATE334 の出力は、高電圧ドライバ出力と低電圧ドライバ出力の合成です。

表1. 内蔵高電圧ドライバ制御の真理値表
SELECTED_RCV_X	SELECTED_DAT_X	High Voltage Driver Output
0	0	VIL
0	1	VIH
1	0	VIT
1	1	VIT

表2. 内蔵低電圧ドライバ制御の真理値表
SELECTED_VSWB_X	SELECTED_VSWA_X	Low Voltage Driver Output
0	0	– ½ VSWA – ½ VSWB
0	1	−½ VSWB
1	0	−½ VSWA
1	1	−0(OFF)

内蔵マルチプレクサの選択はレジスタ0x05 によって制御され、表3～表6 にその方法を示します。これらの内蔵マルチプレクサを用いることで、高速入力に基づいて高電圧ドライバ出力と低電圧ドライバ出力の様々な組み合わせを生成できます。

高速マルチプレクサからドライバ入力への選択

表3. HV_DAT_X の高電圧ドライバ入力へのマッピング
HV_DAT_0[2:0] Address 0x05[15:13]	SELECTED_DAT_0	HV_DAT_1[2:0] Address 0x05[15:13]	SELECTED_DAT_1
000	DAT0	000	DAT1
001	DAT1	001	DAT0
010	DAT1	010	DAT0
011	Reserved	011	Reserved
100	Reserved	100	Reserved
101	Reserved	101	Reserved
110	Reserved	110	Reserved
111	High	111	High

表4. HV_RCV_X の高電圧ドライバ入力へのマッピング
HV_RCV_0[1:0] Address 0x05[12:11]	SELECTED_RCV_0	HV_RCV_1[1:0] Address 0x05[12:11]	SELECTED_RCV_1
00	RCV0	00	RCV1
01	RCV1	01	RCV0
10	RCV1	10	RCV0
11	Low	11	Low

表5. LV_VSWA_X の低電圧ドライバ入力へのマッピング
LV_VSWA_0[1:0] Address 0x05[10:9]	SELECTED_VSWA_0	LV_VSWA_1[1:0] Address 0x05[10:9]	SELECTED_VSWA_1
00	DAT0	00	DAT1
01	DAT1	01	DAT0
10	Reserved	10	Reserved
11	High	11	High

表6. LV_VSWB_X の低電圧ドライバ入力へのマッピング
LV_VSWB_0[2:0] Address 0x05[8:6]	SELECTED_VSWB_0	LV_VSWB_1[2:0] Address 0x05[8:6]	SELECTED_VSWB_1
000	DAT0	000	DAT1
001	DAT1	001	DAT0
010	RCV0	010	RCV1
011	RCV1	011	RCV0
100	Reserved	100	Reserved
101	Reserved	101	Reserved
110	Reserved	110	Reserved
111	High	111	High

MIPI ALLIANCE

MIPI Alliance は、高性能かつ低電力のシリアル・インターフェースを必要とする幅広いアプリケーション・プロトコルに対応しています。MIPI C-PHY 仕様およびD-PHY 仕様は、主にカメラやディスプレイのアプリケーションをホスト・プロセッサに接続するために使用されます。PHY 機能には、高速データ・トラフィック用の高速（HS）モードと制御用の低電力（LP）モードがあります。C-PHY は5 つの信号レベル（LP-LOW、LPHIGH、HS-LOW、HS-MID、HS-HIGH）を使用し、3 レーンでの組み合わせによって、表7 に示す状態を生成できます。DPHYは4 つの信号レベル（LP-LOW、LP-HIGH、HS-LOW、HSHIGH）を使用し、2 レーンでの組み合わせによって、表8 に示す状態を生成できます。

表7. C-PHY のレーン状態の説明
State Code	Line Voltage Levels			High-Speed	Low-Power
State Code	A Line	B Line	C Line	Burst Mode	Control Mode	Escape Mode
HS_+X	HS-HIGH	HS-LOW	HS-MID	+x state	N/A^{1, 2}	N/A^{1, 2}
HS_–X	HS-LOW	HS-HIGH	HS-MID	–x state	N/A^{1, 2}	N/A^{1, 2}
HS_+Y	HS-MID	HS-HIGH	HS-LOW	+y state	N/A^{1, 2}	N/A^{1, 2}
HS_–Y	HS-MID	HS-LOW	HS-HIGH	–y state	N/A^{1, 2}	N/A^{1, 2}
HS_+Z	HS-LOW	HS-MID	HS-HIGH	+z state	N/A^{1, 2}	N/A^{1, 2}
HS_–Z	HS-HIGH	HS-MID	HS-LOW	–z state	N/A^{1, 2}	N/A^{1, 2}
LP-000	LP-LOW	LP-LOW	LP-LOW	N/A¹	Bridge	Space
LP-001	LP-LOW	LP-LOW	LP-HIGH	N/A¹	HS-Rqst	Mark-0
LP-100	LP-HIGH	LP-LOW	LP-LOW	N/A¹	LP-Rqst	Mark-1
LP-111	LP-HIGH	LP-HIGH	LP-HIGH	N/A¹	Stop	N/A^{1, 3}

¹ N/A は該当なしを意味します。

² 高速伝送の間、低電力レシーバは、伝送線路上にLP-000 を観測します。

³ エスケープ・モード中にLP-111 が生じた場合、レーンは停止状態（制御モードLP-111）に戻ります。

表8. D-PHY のレーン状態の説明
State Code	Line Voltage Levels		High-Speed	Low-Power
State Code	Dp-Line	Dn-Line	Burst Mode	Control Mode	Escape Mode
HS-0	HS-LOW	HS-HIGH	Differential-0	N/A^{1, 2}	N/A^{1, 2}
HS-1	HS-HIGH	HS-LOW	Differential-1	N/A^{1, 2}	N/A^{1, 2}
LP-00	LP-LOW	LP-LOW	N/A¹	Bridge	Space
LP-01	LP-LOW	LP-HIGH	N/A¹	HS-Rqst	Mark-0
LP-10	LP-HIGH	LP-LOW	N/A¹	LP-Rqst	Mark-1
LP-11	LP-HIGH	LP-HIGH	N/A¹	Stop	N/A^{1, 3}

¹ N/A は該当なしを意味します。

² 高速伝送の間、低電力レシーバは、伝送線路上にLP-00 を観測します。

³ エスケープ・モード中にLP-11 が生じた場合は、レーンは停止状態（制御モードLP-11）に戻ります。

C-PHY ドライバの例

ADATE334 を使用すると、C-PHY で使用する5 つの信号レベル、つまり、LP-LOW、LP-HIGH、HS-LOW、HS-MID、HS-HIGH を生成できます。HS 信号は、電圧振幅が小さく高速であり、低電圧ドライバで生成できます。LP 信号は、電圧振幅が大きく低速であり、高電圧ドライバで生成できます。

図3 に、C-PHY の信号レベルと、それに対応するADATE334 の出力電圧レベルの例を示します。内蔵の高速マルチプレクサを用いることで、高速入力（DAT0、RCV0、DAT1、RCV1）を使ってこれらの出力状態を生成できます。表9 に、この例の構成を実現するためのADATE334 の関連レジスタの設定方法を示します。表11 は、高速入力状態を特定の高電圧ドライバ出力レベルと低電圧ドライバ出力レベルにマッピングした真理値表を示します。この設定では、RCV0 とDAT0 が高電圧ドライバを制御し、DAT1b とRCV1b が低電圧ドライバを制御します。図4 に、この設定でのADATE334 のオシロスコープ画像例を示します。

表9. C-PHY ドライバ・モード・レジスタ設定例
Register Address	Name	CHx Value	CHx Mux Input
LOADCTL (0x05) [15:13]	HV_DAT_x[2:0]	000	DAT0
LOADCTL (0x05) [12:11]	HV_RCV_x[1:0]	00	RCV0
LOADCTL (0x05) [10:9]	LV_VSWA_x[1:0]	01	DAT1b
LOADCTL (0x05) [8:6]	LV_VSWB_x[2:0]	011	RCV1b
DRVCTL (0x03) [6]	DRIVE_VT_HIZ_x	1	N/A¹
DRVCTL (0x03) [5:3]	DRIVE_FORCE_STATE_x[2:0]	XXX	N/A¹
DRVCTL (0x03) [2]	DRIVE_FORCE_x	0	N/A¹
DRVCTL (0x03) [1:0]	DRIVE_ENABLE_x[1:0]	1X	N/A¹
¹ N/A は該当なしを意味します。

D-PHY ドライバの例

ADATE334 を使用すると、D-PHY で使用する4 つの信号レベル、つまり、LP-LOW、LP-HIGH、HS-LOW、HS-HIGH を生成できます。HS 信号は、電圧振幅が小さく高速であり、低電圧ドライバで生成できます。LP 信号は、電圧振幅が大きく低速であり、高電圧ドライバで生成できます。

図5 に、D-PHY の信号レベルと、それに対応するADATE334 出力電圧レベルの例を示します。内蔵の高速マルチプレクサを用いることで、高速入力（DAT0、RCV0、DAT1、RCV1）を使ってこれらの出力状態を生成できます。表10 に、この例の構成を実現するための、関連するADATE334 レジスタの設定方法を示します。表12 には、対応する真理値表を示します。これは、高速入力状態を特定の高電圧ドライバ・レベルおよび低電圧ドライバ・レベルにマッピングするものです。この設定では、DAT0、DAT1、RCV0 が高電圧ドライバを制御し、RCV1 が低電圧ドライバを制御します。図6 に、この設定でのADATE334 のオシロスコープ画像例を示します。

表10. D-PHY ドライバ・モード・レジスタ設定例
Register Address	Name	CH0 Value	CH0 Mux Input	CH1 Value	CH1 Mux Input
LOADCTL (0x05) [15:13]	HV_DAT_x[2:0]	000	DAT0	000	DAT1
LOADCTL (0x05) [12:11]	HV_RCV_x[1:0]	10	RCV1	00	RCV1
LOADCTL (0x05) [10:9]	LV_VSWA_x[1:0]	11	High	11	High
LOADCTL (0x05) [8:6]	LV_VSWB_x[2:0]	010	RCV0	011	RCV0b
DRVCTL (0x03) [6]	DRIVE_VT_HIZ_x	1	N/A¹	1	N/A¹
DRVCTL (0x03) [5:3]	DRIVE_FORCE_STATE_x[2:0]	XXX	N/A¹	XXX	N/A¹
DRVCTL (0x03) [2]	DRIVE_FORCE_x	0	N/A¹	0	N/A¹
DRVCTL (0x03) [1:0]	DRIVE_ENABLE_x[1:0]	1X	N/A¹	1X	N/A¹
¹ N/A は該当なしを意味します。

表11. C-PHY ドライバ・モードのユース・ケース例
HV_DAT_0[2 :0] Address 0x05[15:13]	HV_RCV_0[1:0] Address0x05[12:11]	LV_SWA_0[1 :0] Address 0x05[10:9]	LV_SWB_0[ 2:0] Address 0x05[8:6]	HV_DAT_1[2:0] Address0x05[15:13]	HV_RCV_1[1:0] Address0x05[12:11]	LV_SWA_1[1:0] Address0x05[10:9]	LV_SWB_1[2:0] Address0x05[8:6]	RCV 0	RCV 1	DAT 0	DAT 1	Low Voltage Driver State, Channel x	High Voltage Driver State, Channel x	C-PHY Lane Level
Load Control Register, 0x05								High-Speed Inputs
000 (DAT0)	00 (RCV0)	01 (DAT1b)	011 (RCV1b)	X	X	X	X	0	0	0	0	0	VIL	LP-LOW
								0	0	1	0	0	VIH	LP-HIGH
								1	1	X	1	– ½ VSWA ½ VSWB	VIT	HS-LOW
								1	0	X	1	– ½ VSWA	VIT	HS-MID
								1	0	X	0	0	VIT	HS-HIGH

表12. D-PHY ドライバ・モードのユース・ケース例
HV_DAT_0[2:0] Address0x05[15:13]	HV_RCV_0[1:0] Address0x05[12:11]	LV_SWA_0[1:0] Address0x05[10:9]	LV_SWB_0[2:0] Address0x05[8:6]	HV_DAT_1[2:0] Address0x05[15:13]	HV_RCV_1[1:0] Address0x05[12:11]	LV_SWA_1[1:0] Address0x05[10:9]	LV_SWB_1[2:0] Address0x05[8:6]	RCV 0	RCV 1	DAT 0	DAT 1	Low Voltage Driver State, Channel 0	High Voltage Driver State, Channel 0	Low Voltage Driver State, Channel 1	High Voltage Driver State, Channel 1	D-PHY State Code
Load Control Register, 0x05								High-Speed Inputs				Dp-Line		Dn-Line
000 (DAT0)	10 (RCV1)	11 (High)	010 (RCV0)	000 (DAT1)	00 (RCV1)	11 (High)	011 (RCV0b)	0	0	0	0	– ½ VSWB0	VIL0	0	VIL1	LP-00
								0	0	1	0	– ½ VSWB0	VIH0	0	VIL1	LP-10
								0	0	0	1	– ½ VSWB0	VIL0	0	VIH1	LP-01
								0	0	1	1	– ½ VSWB0	VIH0	0	VIH1	LP-11
								0	1	X	X	– ½ VSWB0	VIT0	0	VIT1	HS-0
								1	1	X	X	0	VIT0	– ½ VSWB1	VIT1	HS-1

参考資料

MIPI. 2022. https://www.mipi.org/

ADATE334 データシート、PPMU、レベル設定DAC、およびオンチップ・キャリブレーション・レジスタを備えた2.3GHz デュアル内蔵DCL、アナログ・デバイセズ