ADL5240
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ADL5240

可変ゲインアンプ(VGA)、デジタル的に制御、RF / IF向、100MHz~4,000MHz

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よく聞かれる質問(FAQ)

特長
  • 動作周波数:100MHz~4,000MHz
  • シリアルとパラレル・インターフェースを持ったデジタル制御のVGA
  • 6ビット、0.5dBのデジタル・ステップ減衰回路
  • ±0.25dBのステップ誤差を持った31.5dBゲイン制御範囲
  • ゲイン・ブロックまたはデジタル減衰回路のどちらでも先頭に配置可能
  • 単電源動作:4.75V~5.25V
  • ±0.25dBのステップ誤差を持った31.5dBゲイン制御範囲(重複)
  • ゲイン・ブロック・アンプの仕様
      ゲイン:19.7dB@2.14GHz
      OIP3:41.0dBm@2.14GHz
      P1dB:19.5dBm@2.14GHz
      ノイズ指数:2.9dB@2.14 GHz
    低静止時電流:93mA
  • 熱効率の良い5mm×5mmの32ピンLFCSPを採用
  • 関連製品であるADL5243 は、ゲイン・ブロックとDSAの出力に1/4Wのドライバ・アンプを内蔵しています
製品概要
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ADL5240は、高性能、デジタル制御の可変ゲインアンプ(VGA)で、100MHz~4,000MHzで動作します。このVGAは高性能、20dBゲインをもち、内部でマッチングされた、6ビットのデジタル・ステップ減衰器(DSA)を備えたアンプ(AMP)を内蔵しており、±0.25dBのステップ精度をもつ0.5dBステップで31.5dB範囲のゲイン制御が可能となっています。DSAの減衰量は、シリアルまたはパラレル・インターフェースを使うことで制御することができます。

ゲイン・ブロックとDSAの両者は、これらの入力と出力において内部的に50Ωでマッチングが取られており、別々にバイアスされています。別々のバイアスにため、ADL5240の全てあるいは一部を使うことができ、設計を通して容易に再利用の手助けとなります。ADL5240のピン配置は、ゲイン・ブロックあるいはDSAのどちらも先頭に配置することが可能となっており、シグナル・チェーンにおける最大の柔軟性を持つVGAとなっています。

ADL5240はわずか93mAしか消費せず、4.75V~5.25Vの単電源で動作します。このVGAは、熱効率のよい、5mm×5mm、32ピンLFCSPパッケージを採用しており、-40℃~+85℃での動作が仕様規定されています。全部品実装済みの評価ボードも提供しております。

アプリケーション

  • ワイヤレス・インフラストラクチャ
  • 自動テスト装置
  • RF/IF用ゲイン ブロック

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利用上の注意

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アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。


本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」(リビジョン0)で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」(Rev.G)と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。

ソフトウェアおよび製品のエコシステム

ソフトウェアおよび製品のエコシステム

評価用キット

評価用キット 2

EVAL-ADL5240

ADL5240 Evaluation Board

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EVAL-ADL5240

ADL5240 Evaluation Board

製品の詳細

ADL5240-EVALZ is a fully populated, 4-layer, Rogers 3003-based evaluation board. For normal operation, it requires a 5 V/200 mA power supply. The evaluation board can be programmed through the USB port of a PC running Windows XP or Vista with Microsoft .NET Framework 3.5 installed. The required control software can be downloaded from www.analog.com. The DSA and the amplifier can be individually biased to the clip leads labeled VCC, VDD and GND as well as connected to the VDD plane using R2 and R1. The evaluation board can be configured with AMP-driving-DSA or DSA-driving-AMP using the available resistor and capacitor pads.

reference details image

AD-FMCOMMS11-EBZ

Direct RF to Baseband Transmit Radio

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AD-FMCOMMS11-EBZ

Direct RF to Baseband Transmit Radio

Direct RF to Baseband Transmit Radio

機能と利点

  • TX
    • 16-bit 12GSPS RFDAC
    • JESD204B Interface
      • 8 lanes up to 12.5Gbps
    • 1x/2x/4x/6x/8x/12x/16x/24x/32x Interpolation
    • 64-bit NCO at max rate
    • Analog Modes of Operation:
      • Normal Mode: 6GSPS DAC rate
        • Synthesis up to 2.5GHz (1st Nyquist)
      • Mix Mode: 6GSPS DAC rate
        • Synthesis in 2nd & 3rd Nyquist zones
      • 2X Normal Mode: 12GSPS DAC rate
        • Synthesis up to 6GHz (1st Nyquist)
      • Excellent dynamic performance
  • RX
    • 3.2GHz full power bandwidth at 2.5GSPS
      • Noise Density = -149.5dBFs/Hz, ENOB = 9.5 bits
      • SFDR = 77 dBc at 1GHz Ain (2.5Gsps)
      • SFDR = 77dBc at 1.8GHz Ain (2.5Gsps)
    • +/-0.3 LSB DNL, +/-1.0 LSB INL
    • Dual supplies : 1.3V and 2.5V
    • 8 or 6 Lane JESD204B Outputs
    • Programmable clipping threshold for Fast Detect output
    • Two Integrated wide band digital down converters (DDC) per channel
      • 10-bit complex NCO
      • 2 cascaded half band filters (dec/8, dec/16)
    • Timestamp for synchronous processing alignment
      • SYSREF Setup/Hold detector
    • Programmable Interrupt (IRQ) event monitor

製品の詳細

The AD-FMComms11-EBZ board is a system platform board for communication infrastructure applications that demonstrates the Direct to RF (DRF) transmitter and observation receiver architecture. Using high sample rate RFDAC(s) and RFADC(s), a number of components in previous generation transmitters can be eliminated, such as mixers, modulators, IF amplifiers and filters. The objective being to bring the ADC or DAC as close to the antenna as possible, leading to possibly more cost effective and efficient communications solution.

It is composed of multi-GSPS RF ADC and DAC, AD9625 and AD9162 respectively. The transmit path contains a balun, low pass filter, gain block and variable attenuation to produce an output appropriate for a power amplifier module. Along the observation path, the PA output is coupled back into the board through a variable attenuator, a balun and finally the ADC. Clock management is taken care of on board; all the necessary clocks are generated from a reference. Power management is present as well.

ツールおよびシミュレーション

ツールおよびシミュレーション 4

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