FAQ

ADSP-21375 - FAQ

デシケータ管理条件

Q:  パッケージ開封後のデシケータ管理の条件について教えてください。管理状況によってベーキングが必要となるかと思います。その条件についても併せて教えてください。

A:  アナログ・デバイセズ製品に関しましては、湿度等の条件はJEDECのSTD–20Dを適用しております。(もともとご質問の製品は)その規定によりMSL(Moisuture Level)1と規定された製品です。MSL1のデバイスに対する取り扱いにつきましては、このJEDE STD–20Dをご参照ください。なおMSL1はもっとも管理が緩い製品レベルです。

PLL 設定時の注意点

Q: PLLの設定を含むPMCTLレジスタを設定する上での注意点を教えて下さい。

A:  
1) CLKIN*PLLMの値の最大値は、INDIVの有効/無効によって以下の条件を満足している必要があります。 INDIV=0の時、CLKINとPLLMの積がfVCOの1/2を超えてはいけません。 INDIV=1の時、CLKINとPLLMの積がfVCOを超えてはいけません。 この条件にはPLLDの設定値は考慮されません。 スピードグレードが333MHz の場合、具体的に以下のような制約があります。
i. INDIV = 0 (divisor 1)の場合,CLKIN*PLLM < 400MHz
ii. INDIV = 1 (divisor 2)の場合、CLKIN*PLLM < 800MHz
その他のスピードグレードに関する条件は、 ADSP-21364 日本語データシート内Clock Inputの項目からfVCOの値をご確認ください。
例えば、CLKINが24.576MHzの場合に245.76MHzを生成するためには、以下のように設定する必要があります。
ustat3 = PLLM20|INDIV; dm (PMCTL) = ustat3;// INDIVが有効で、かつ(CLKIN*PLLM = 491.52) が 800以下
以下の設定は間違った使い方となります。 ustat3 = PLLM20|PLLD2|DIVEN; dm (PMCTL) = ustat3; //INDIVが無効で、かつ(CLKIN*PLLM = 491.52) が400以上

SPI Master Boot時のSPI Baud rate

Q: SPI Master Boot時のSPI Baud rateはどのように設定されるのでしょうか?

A:   SPI Baud RateはBoot時にBoot Modeにあった初期値が自動設定されます。
SPI Master Bootの場合は,SPIBAUD = 0x64となります。
この場合、SPI Baud rateは
BAUD rate = CCLK / 8 x SPIBAUD(bit15-1)
= 266MHz / 8 x 50
= 832.5kHz
となります。SPIBAUDはbit15-1かつ10進数表記であることにご注意ください。

CLKINのDutyにおける制約

Q:  CLKINのDutyに制約はありますか?

A:  CLKINのDutyに関しては、CLKIN Period等のCLKIN タイミング仕様を満足していることを前提として、CLKIN Width LowとCLKIN Width HighをそれぞれMinからMaxの間で設定いただくことが出来ます。この場合、50%を満足する必要はございません。

Running Resetの役割

Q:  Running resetはどのように役立つのか?

A:   Running Resetは、PLLとSDRAMコントローラを除く、全てのペリフェラルを リセットすることが出来ます。DSPはRunning Resetされますと、Program Counterが 初期化され、スタートアドレスから処理が再開されます。 この機能は例えば、システムに誤作動を検知する仕組みを持たせている場合、 誤作動や、例外処理等の問題が発生すると、システムをre-Bootすることなく初期状態に復帰させることが可能です。

PLL 設定時の注意点

Q:  PLLの設定を含むPMCTLレジスタを設定する上での注意点を教えて下さい。

A:  
1) CLKIN*PLLMの値の最大値は、INDIVの有効/無効によって以下の条件を満足している必要があります。
INDIV=0の時、CLKINとPLLMの積がfVCOの1/2を超えてはいけません。
INDIV=1の時、CLKINとPLLMの積がfVCOを超えてはいけません。
この条件にはPLLDの設定値は考慮されません。
スピードグレードが266MHz の場合、具体的に以下のような制約があります。
i. INDIV = 0 (divisor 1)の場合、CLKIN*PLLM < 400MHz
ii. INDIV = 1 (divisor 2)の場合、CLKIN*PLLM < 800MHz
例えば,CLKINが24.576MHzの場合に245.76MHzを生成するためには、以下のように設定する必要があります。
ustat3 = PLLM20|INDIV;
dm (PMCTL) = ustat3;// INDIVが有効で、かつ(CLKIN*PLLM = 491.52) が 800以下
以下の設定は間違った使い方となります。
ustat3 = PLLM20|PLLD2|DIVEN;
dm (PMCTL) = ustat3; //INDIVが無効で、かつ(CLKIN*PLLM = 491.52) が400以上

2) DIVEN bitは、PLLのバイパスモードを設定するため(PLLBPの有効/無効)PMCTLレジスタへ書き込むとき、クリアされていなければいけません。

3) DIVEN bitはPMCTLレジスタ内SDCLK ratioを設定する際、有効になっている必要があります。

ICの寿命や製品保証の資料は?

Q:  ± ICの寿命・製品保証に関する資料はありますか。故障率でも結構です。

A:   弊社で供給しております半導体製品の一般的な信頼性データは、弊社Webサイトから検索することが出来ます。また品質保証に関する資料等もこのサイトから検索することが出来ます。品質&信頼性のサイトから信頼性データや信頼性ハンドブック、FITレート、技術資料などをご覧ください。

Pwr Dissとは?

Q:   ± 仕様欄に表記されている"Pwr Diss(Max) 20mW"(一例)に関して用語の意味を教えてください。

A:   Pwr Diss(Max) 20mW ですが、Power Dissipationの略表示となっており、パラメータとしては消費電力となります。

外形寸法図のBSCとは?

Q:   ± データシーとの外形図に記されている「BSC」とは、どのような意味でしょうか。

A:    BaSiCの略です。公称値という意味です。