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「高速システム・アプリケーション」を試し読み

セクション1
高速データ変換の概要

コンバータのサンプリング・レート、分解能、 アーキテクチャ、アプリケーション

データ・コンバータの選択:
ビット数と速度だけが基準ではない

  • トレードオフには多くの変数が関係
  • AC 性能と DC 性能
  • 消費電力集積度
  • 使いやすさ
  • 出力データのフォーマット設定
  • 電源電圧
  • パッケージ・サイズ
  • 内蔵機能
  • コスト
  • IC ベンダーの世評
  • 設計ツール
  • アプリケーションに関する専門知識
  • 簡潔明瞭な技術文書
  • 製品選択の助けとなる資料

 

特定のアプリケーションに適した A/D コンバータ(ADC)を選択することは、現在市場に出回っているコンバー タが数千種類に上ることを考えると容易ではありません。従来、アナログ・デバイセズの Web サイトで公開さ れているような、選択ガイドやパラメトリック検索エンジンがよく利用されてきました。サンプリング・レート、 分解能、電源電圧などを入力して「検索」ボタンをクリックし、最適な製品が表示されるのを待ちます。この作業 を、より生産的に行う方法はあるでしょうか。

今日のデータ・コンバータは、単に分解能と速度(サンプリング・レート)だけでなく、はるかに多くの要素によ って差別化されています。このため、選択プロセスは単純ではありません。このセクションでは、高速コンバータ の基本的なアーキテクチャ、性能、およびアプリケーションについて解説します。これらの基本事項を理解すれ ば、コンバータの選択と応用の大きな助けとなります。

 

ADC のアーキテクチャ、アプリケーション、分解能、 サンプリング・レート

ほとんどの ADC アプリケーションは、4 つの市場分野に大別できます。データ・アクイジション、精密工業計 測、音声帯域とオーディオ、そして高速アプリケーションです(「高速」とは一般にサンプリング・レートが約 10 MSPS を超える場合を言いますが、この境界は曖昧です。例えば、18 ビット SAR ADC では、2 MSPS のサン プリング・レートは確実に「高速」と見なされます)。これらのアプリケーションの大部分には、逐次比較(SAR) ADC、シグマデルタ(Σ-∆)ADC、またはパイプライン ADC を使うことができます。したがって、これら最も一 般的な 3 つの ADC アーキテクチャに関する基本的理解は、所定のアプリケーションに適した ADC を選ぶ上で 有益です。

これらのアプリケーション分野とアーキテクチャが、ADC の分解能(縦軸)とサンプリング・レート(横軸)の 関係にどのように対応しているかを上の図に示します。破線は、現時点(2006 年)における最先端に近い性能を 表しています。各種アーキテクチャがカバーする範囲は大きく重なっていますが、アプリケーションごとに必要 なアーキテクチャは明確に区別できます。

シグマデルタ・アーキテクチャは、精密工業計測、音声帯域、オーディオなどのアプリケーション分野で支配的で す。このアーキテクチャについては、下に示す参考資料で詳しく解説されています。ここでは、SAR ADC とパイ プライン ADC のアーキテクチャに焦点を当てます。

最初に SAR アーキテクチャについて取り上げますが、これはデータ・アクイジション・アプリケーションの分野 で、特に、多チャンネルをデジタル化する必要のある場合に多用されます。

 

逐次比較 ADC

代表的なマルチプレクサ・データ・ アクイジション・システム

上の図は、代表的なマルチプレクサ・データ・アクイジション・システムを示しています。逐次比較(SAR)ADC がビルディング・ブロックを構成しています。

チャンネルごとに別の ADC を使用せずに、アナログ・マルチプレクサを使用すれば、1 個の ADC で変換プロ セスを実現できます。初期の集積回路では、マルチプレクサ、サンプル&ホールド、リファレンス、および SAR ADC に、それぞれ個別の IC が使われていました。ユーザーは、必要なタイミングおよびチャンネル・シーケン シング回路を設計しなければなりませんでした。

今日の IC 技術ではこれらすべての機能(網掛け部分)を 1 個のパッケージに組み込めるので、データ・アクイ ジション機能全体が 1 個のチップで提供されます。

以下に、SAR ADC のアーキテクチャがこれらのシステムに最適である理由を説明します。

なお、SAR アーキテクチャの詳細については、以下の参考資料を参照してください。

基本的な逐次比較 ADC (フィードバック減算 ADC)

SAR ADC はコマンドで変換を行います。CONVERT START コマンドがアサートされると(この機能には別の名 前を付けたり、別の制御行と組み合わることが可能)、サンプル & ホールド(SHA)がホールド・モードになり、 逐次比較レジスタ(SAR)の MSB を除くすべてのビットがリセットされ、MSB が 1 にセットされます。SAR 出力は内部の D/A コンバータ(DAC)を駆動します。DAC 出力がアナログ入力より大きいと、 SAR のこのビ ットがリセットされ、小さければセットされたまま維持されます。そして次の最上位ビットが 1 にセットされま す。DAC 出力がアナログ入力より大きい場合は SAR のこのビットがリセットされ、小さい場合はそのままの設 定で維持されます。このプロセスが、各ビットについて順番に繰り返されます。すべてのビットがセットされて テストされ、さらに必要に応じてリセットされるか、セットされたまま維持されると、SAR の内容はアナログ入 力の値に対応したものとなり、変換が完了します。これらのビット「テスト」は、シリアル出力バージョンの SAR ベース ADC の基礎を成します。

SAR ADC の基本的精度は、内部の DAC によって決まります。

代表的な SAR ADC のタイミング

上図は、代表的な SAR ADC の基本的タイミングを示しています。通常、変換終了は変換終了信号(EOC)、デ ータレディ信号(DRDY)、またはビジー信号(実際には not-BUSY)によって示されます。この信号の極性や名 称は SAR ADC によって異なることがありますが、基本的な概念は同じです。信号は、変換時間の開始時にハイ (またはロー)になり、変換が完了するまでその状態が保たれ、完了時にロー(またはハイ)になります。一般 に、この終了エッジで出力データが有効になりますが、データシートをよく確認する必要があります。ADC によ っては、出力データが有効になるまでにさらに遅延が加わることがあります。N ビットの変換には N ステップ を要します。

これらの機能に割り当てられる正確なラベルはコンバータによって異なる場合がありますが、一般的にほとんど の SAR ADC に存在します。

一部の SAR ADC では、CONVERT START コマンドに加えて外部高周波クロックを必要とする点にも注意が必要 です。ほとんどの場合、これら 2 つを同期させる必要はありません。外部クロックが必要な場合、その周波数は、 ADC の変換時間や分解能に依存して、一般に 1 MHz ~ 30 MHz の範囲になります。その他の SAR ADC は、 変換のために使われる内部発振器を備えており、必要なコマンドは CONVERT START だけです。一般に SAR ADC は、そのアーキテクチャの性質上、DC からコンバータの最大変換レートまで、任意の繰返し率でシングル ショット変換を行うことができます。

変換時間終了時には、サンプリング・クロック・エッジに対応するデータを、「パイプライン」遅延なしで使用す ることができます。ほとんどの「パイプライン」ADC とは異なり、SAR ADC には一般に「最小」サンプリング・ レートの仕様はありません。SAR ADC は、連続動作や「シングルショット」モードの動作が可能です。この機能 は、マルチプレクサ・アプリケーションに極めて有用です。

基本的な SAR はシリアル出力デバイスです。パラレル出力バージョンもありますが、ピン数やコストが少なく、 パッケージ・サイズが小さいことから、シリアル・インターフェース(SPI や I 2C など)が多用される傾向にあ ります。

 

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この資料は高速システムに関するアーキテクチャの概要と、その決定方法を4つのセクションで紹介したものです。

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