ADIsimCLK

ADIsimCLKTM is a clock design tool for predicting phase noise and jitter for Analog Devices' ultralow jitter clock distribution and clock generation products. Whether your application is in wireless infrastructure, instrumentation, networking, broadband, ATE, or another area demanding predictable clock performance, ADIsimCLK will enable you to rapidly develop, evaluate, and optimize your design. ADIsimCLK Version 1.7 expands on previous versions with an added model of the AD9528 low jitter clock generator.

ADIsimCLKバージョン1.7(2020年1月リリース)。zipファイルをローカルに保存したら、解凍してsetup.exeをクリックすることで実行できます。注記:最新バージョンをインストールする前に、以前のバージョンはすべてアンインストールする必要があります。

ADIsimCLKリファレンス設計ファイルを見る

主な機能

  • PLL周波数シンセサイザを外部VCOまたは統合PLL/VCOと共にモデル化
  • リファレンス、VCO、ループ・フィルタ、および位相検出器の寄与を含め位相ノイズおよびジッタを分析
  • ロック時間の正確な決定のために非線形遷移分析を実施

ADIsimCLKクロック設計ツール・ウィザードにより、設計者はシミュレーションされたクロック分配設計の詳細な性能データを数分以内で観察できます。クロック回路の最適化を、このインタラクティブな環境において、スプレッドシートライクなシンプルさと対話性で行うことができます。


詳細なデバイスモデルにより、ジッタ性能(ブロードバンドおよびSONET仕様)、位相ノイズ性能、位相ノイズの影響(ACI/ACR、EVM、位相ジッタなど)、ADC性能へのジッタの影響(S/N比、有効ビット数)、および正確なタイミング分析(ロジック・アナライザ表示)の分析が可能になります。