ワイヤレス・インフラストラクチャ

This circuit is a high performance, dual channel IF sampling receiver, also called a “main” and "diversity" receiver in base station terminology. The downconverting receiver uses a single IF frequency of 153.6 MHz and includes a dual downconverting mixer, digitally controlled dual VGA, dual ADC, and clock synthesizer. The circuit takes an incoming RF waveform and outputs a dual 14-bit resolution digital data stream. It is optimized for high frequency IF sampling and provides exceptional spurious-free dynamic range (SFDR) performance of 79.61 dBc with a sampling rate of 122.88 MSPS at the high gain setting.

This circuit is a complete implementation of a low noise microwave fractional-N PLL using the ADF4156 as the core fractional-N PLL device. The ADF5001 external prescaler is used to extend the frequency range of the PLL up to 18 GHz. An ultralow noise OP184 op amp with appropriate biasing and filtering is used to drive a microwave VCO to implement a complete low noise PLL at 12 GHz with a measured integrated phase noise of 0.35 ps rms. This function is typically used to generate the local oscillator frequency (LO) for applications such as microwave point-to-point systems, test and measurement equipment, automotive radar, and military applications.

図１に示す回路は、高電圧信号を生成し、BST（バリウム・ストロンチウム・チタン酸塩）コンデンサの容量を制御することができます。BSTコンデンサの容量は、その端子に0V～30V間の電圧を印加することで可変できます。 これは誘電体の厚みを変化させることで、容量を変化させています。BSTコンデンサはアンテナ・アレイまたはチューナブル・フィルタ用としてよく用いられます。 以下のようなアプリケーションにおいて、チューニング動作させることが可能という、明らかな優位点があります。 例えば ・部品の許容誤差の補正 ・フィルタのカットオフ周波数の微調整 ・チューナブル・アンテナに関するネットワーク・インピーダンスのマッチング、 などが挙げられます。

このアプリケーションでは、高電圧電源を生成するにために、利便性、小型、低価格な回路が必要とされます、それは、このような機能だけのために、単に別電源を追加することが場合によっては実用的ではないためです。 図1の回路はADP1613 昇圧コンバータとAD5504、30V/60VDACを使うことで、これらの要求を満たすことが出来ます。昇圧レギュレータ回路の全体の基板面積は、わずか43mm2ですみます。 ADP1613は8ピンのMSOPパッケージで、AD5504は16ピンのTSSOP パッケージです。 この昇圧回路はLEDドランバのアプリケーションにも、またオプティカル通信システムにおける受信バイアス電圧供給にも使うことが出来ます。

The standard single channel direct digital synthesizer (DDS) does not switch between frequencies in a phase coherent manner. By design, DDS frequency transitions are phase continuous (see Figure 2, for example). However, the circuit shown in Figure 1 demonstrates how to configure the AD9958/AD9959 multichannel DDS for a robust phase coherent FSK (frequency shift keying) modulator by summing the outputs of the multichannel DDS together.

A multichannel DDS virtually eliminates temperature and timing issues between channels compared to synchronizing multiple single channel devices for the same application. For instance, multichannel DDS outputs, though independent, share the same system clock edges in the chip. Consequently, the system clock edges across multiple chips would not track as well over temperature and power supply deviations compared to an integrated multichannel DDS. As a result, a multichannel DDS is better suited for producing a closer to ideal phase coherent frequency transition at the summed output.

この回路はADL5902TruPwr™ 検出器を使って、さまざまなクレスト・ファクタ（ピーク対平均比）のRF信号のRMS信号強度を、約65 dBのダイナミック・レンジで計測できます。50 MHzから9 GHzまでの周波数で動作します。

計測結果は12ビットADC（AD7466）の出力で、シリアル・データとして得られます。室温での簡単な4点補正によるシステム・キャリブレーションを、デジタル領域で行っています。

RF検出器とADC間のインターフェースはシンプルで、2個の信号スケーリング（分圧）抵抗で構成され、能動素子はありません。またADL5902の2.3 V内蔵リファレンス電圧により、マイクロパワーADCに対して、電源電圧とリファレンス電圧を供給しています。AD7466はパイプライン遅延がなく、読出し専用のSAR ADCとして動作します。

回路全体で約±0.5 dBの温度安定性を実現しています。

2つのデバイスが−40°C～+85°Cの温度範囲で動作するようすが、データとして以降で示されています。

The circuit shown in Figure 1 uses the ADL5535/ADL5536 single-ended IF low noise 50 Ω gain block to drive the AD9268 16-bit differential input analog-to-digital converter (ADC). The circuit includes an interstage bandpass filter for noise reduction and anti-aliasing. The use of a single-ended IF gain stage followed by a transformer to perform the single-ended- to-differential conversion is an optimum solution for this application where both low noise and low distortion are required.

The ADL5535/ADL5536 is a high linearity (third order output intercept, OIP3 = +45 dBm at 190 MHz), single-ended, fixed gain amplifier that can be used as a driver for high performance IF sampling of analog-to-digital converters. The ADL5535 has a gain of 16 dB and provides a simple approach to raise the signal from approximately 400 mV p-p to the 2 V p-p full-scale level required by the ADC. The ADL5535 low noise figure (3.2 dB at 190 MHz) and low distortion ensure that the ADC performance is not compromised. The ADL5536 can be used where a gain of 20 dB is required.

この回路は、フレキシビリティの高い、周波数変更が可能な受信IF回路です。信号レベルを調整するために、可変ゲイン・アンプ（VGA）を中間周波数（IF）およびベースバンド（BB）の両方で使用しています。BB用ADCを駆動するADRF6510には、周波数特性をプログラムできるローパス・フィルタ（LPF）が内蔵されており、帯域外妨害波やノイズを除去できます。BB信号の帯域に応じて、フィルタの帯域幅をダイナミックに調整することができます。これにより回路が駆動するADCの入力ダイナミックレンジをフルに活用できます。

回路の中心はIQ復調器です。2×LOの周波数で動作する位相スプリット方式の ADL5387は、広い周波数範囲で利用可能です。高い直交精度と低い出力DCオフセットにより、EVM （Error Vector Magnitude）の劣化を最小限にすることができます。

この回路内のすべてのコンポーネント間は完全差動でインタフェースされています。各段間でDC結合が必要な部分では、隣接する段間はそれぞれ直結できるバイアス・レベルになっています。

図 1 は、RF 信号源から 9 kHz ～ 6 GHz の周波数範囲で出力されるパワーを、公称 45 dBm（−30 dBm ～ +15 dBm）の入力電力範囲で正確に測定する RF パワー測定回路です。

この回路で、5 V の USB 電源で駆動できる小型でフル機能のrms RF パワー・メーターを構築できます。測定用のシグナル・チェーンは、rms 応答 RF パワー・ディテクタと 12 ビットの高精度 A/D コンバータ（ADC）で構成されています。この 2 つのデバイスは、CMOS リニア電圧レギュレータが 5 V の USB 電源から生成する 3.3 V の電圧で駆動します。

簡単な校正ルーチンを数多くの周波数で行うことにより、回路のいかなる周波数応答の変動も補償することができます。校正データはルックアップ・テーブルに保存され、RF パワー測定中に参照されます。

図1に示す回路は真のRMS応答パワー検出器で、可変ゲイン・アンプ（VGA）とRMS応答パワー検出器を使って約95dBの広い検出レンジを実現します。RMS検出器は、レシーバ、トランスミッタなど、信号パワーの正確な測定を必要とするアプリケーションに最適です。この回路はRMSパワーを測定するので、多様なクレスト・ファクタや変化するクレスト・ファクタのシステムでの使用に適しています。このようなシステムの例としては、QAM変調を使用したあらゆるシステムの他に、GSM/EDGE、CDMA、WCDMA、TD-SCDMA、LTEをベースにしたワイヤレス基地局などがあります。

ADL5902 RMS 検出器の検出レンジは65dBで、デシベル・リニアのAD8368 VGAを追加すれば、95dBまで拡張することができます。ADL5902のTADJ機能を使うことにより、回路全体の温度安定性が得られます。ノイズを低減して感度を上げるためにADL5902とVGAの間にSAWフィルタを配置します。また、これにより、回路の周波数範囲がSAWフィルタのパスバンド範囲まで縮小されます。

この回路は、柔軟で周波数即応性に優れたダイレクト・コンバージョンIF/ベースバンド・レシーバです。変換ゲインが5dB一定のため、カスケード接続のノイズ指数が低減されます。可変ベースバンド・ゲインを使って信号レベルを調整します。ベースバンドADCドライバにはプログラマブル・ローパス・フィルタも内蔵されていて、チャンネル外のブロッカーやノイズを除去します。

このフィルタの帯域幅は、入力信号の帯域幅の変化に応じてダイナミックに調整することができます。これにより、回路が駆動するADCで利用可能なダイナミック・レンジをフルに活用できます。

回路のコアはフラクショナルN型PLLとVCOを内蔵したIQ復調器です。1つの（可変）基準周波数だけで、PLL/VCOは750MHz～1150MHzの範囲のローカル発振器（LO）を実現できます。高精度な直交バランスと低出力DCオフセットにより、エラー・ベクトル振幅（EVM）の劣化を最小限に抑えることができます。

この回路の部品間のインターフェースは全て完全差動です。各段間でDC結合が必要な部分では、隣接する段のバイアス・レベルは互いに互換性があります。

図1に示す回路は、超高ダイナミック・レンジ差動アンプ・ドライバADL5565と11ビット、200 MSPSの4ch IFレシーバAD6657Aをベースにした信号帯域幅65 MHzのレシーバ・フロントエンドです。

4次バターワース・アンチエイリアス・フィルタは、アンプとIFレシーバの特性およびインターフェース条件に基づいて最適化されています。フィルタ回路やその他の抵抗成分による合計挿入損失は、わずか2.0 dBです。回路全体の信号帯域幅は65 MHzであり、ローパス・フィルタは1 dB帯域幅が190 MHz、3 dB帯域幅が210 MHzの性能を持っています。パスバンド平坦性は1 dBです。

この回路は、140 MHzを中心とする信号帯域幅65 MHzのIF信号を184.32 MSPSのサンプリング・レートで処理するように最適化されています。140 MHzのアナログ入力で65 MHzの信号帯域幅で測定されたS/N比とSFDRは、それぞれ70.1 dBFSと80.9 dBcです。

図1に示す回路は差動アンプADL5565とADコンバータAD9467 の間に最適のインターフェースを施した16ビット、250 MSPS、狭帯域、高域IF、レシーバ・フロント・エンドです。

 AD9467はSNR性能が約75.5 dBFS、SFDR性能が95 dBFS～98 dBFSのバッファ入力16ビット、200 MSPS（又は250 MSPS）ADCです。差動アンプADL5565は広入力帯域幅、低歪、高出力直線性なので、IFサ

この回路ノートでは高性能を維持し信号損失を最小にするインターフェース回路とアンチエイリアシング・フィルタを設計する系統的な手順について説明します。中心周波数200 MHzのもっとも平坦なバターワース4次バンドパス・フィルタを設計するために共振方式を使用しています。

図1に示した回路は超低ノイズ差動アンプ・ドライバ ADA4960-1と12ビット、500 MSPS、A/DコンバータAD9434 をベースにした広帯域レシーバ・フロントエンドです。

3次バターワ―ス・アンチエイリアシング（折返し誤差防止）・フィルタはアンプとA/Dコンバータ（ADC）の性能とインターフェースをベースに最適化されています。フィルタ回路、トランス、その他の抵抗性部品による全体の挿入損失はわずかに1.2 dBです。

回路全体の-1dB帯域幅は290 MHzです。アナログ入力が140 MHzの時、SNR と SFDRの実測値はそれぞれ64.1 dBFS と 70.4 dBcです。

図1に示す回路は、超低ノイズ差動アンプ・ドライバADL5562と16ビット、250 MSPS A/DコンバータAD9467をベースにした広帯域レシーバのフロントエンドです。

3次バターワース・アンチエイリアシング・フィルタは、アンプとADCの性能およびインターフェースの要件に基づいて最適化されています。フィルタ・ネットワークと他の部品による損失はわずか1.8 dBです。

回路全体の帯域幅は152 MHz、通過帯域の平坦性は1 dBです。120 MHzのアナログ入力を使って測定したSNRは72.6 dBFS、SFDRは82.2 dBcです。

図1に示す回路は、VCO内蔵の広帯域シンセサイザADF4350 と広帯域I/Q復調器 ADL5380/ADL5387との簡単な接続方法です。この回路では、広帯域I/Q復調器に対し、ADF4350から高周波かつ低い位相ノイズの局部発振器（LO）信号を供給します。

この回路にはいくつも利点があり、ベースバンドから中間周波数までの直交周波数変換が必要なアプリケーションには、魅力的なソリューションです。

ADF4350からは差動RF信号を出力し、同様にADL5380/ADL5387には差動信号を入力します。この接続方法は、使いやすいだけでなく、性能においても利点があります。差動信号構成によって、同相ノイズが軽減でき、偶数次のLO高調波がキャンセルできることで、I/Q復調器の直交精度を維持できます。さらに、ADF4350の出力電力レベルは、直交復調器の入力電力の条件によく合致しています。このためLOバッファが不要になります。

ADF4350は137.5～4400 MHzの広い周波数範囲の信号を出力できます。ADL5387の周波数範囲は50 MHz～2 GHzで、ADL5380はさらに広い周波数範囲の400 MHz～6 GHzに対応しています。ADL5380とADL5387の間で、RF入力レンジを50 MHz～6 GHzにすることができます。そのため、図1を応用して2素子の回路構成とすれば、50 MHz～4400 GHzまでの広い周波数範囲に対応できます。 

この回路は、デュアル高速TxDAC D/AコンバータAD9122と広帯域I/Q変調器ADL5375-05間のシンプルで応用の広いインターフェース方法を提供します。DACの出力とI/Q変調器ADL5375-05の入力は0.5Vのバイアス・レベルを共用しているので、アクティブやパッシブのレベル・シフト回路は不要です。インターフェースはDC結合されているので、DACによってI/Q変調器のローカル発振器（LO）のリーク補償を行うことができます。

AD9122 DACの1.2GSPSのサンプリング・レートとADL5375-05変調器のI入力とQ入力の広い帯域幅により、ゼロIF（ZIF）アーキテクチャと複素IF（CIF）アーキテクチャのどちらもサポートできます。ナイキスト・イメージのフィルタ処理に加えて、ベースバンド・フィルタはDACの差動と同相の両方のスプリアスに対する優れた除去性能を提供します。

図1に示す回路は、IFバンドパス・フィルタ・バンクを切り替えるものです。この回路では、3つの異なる帯域幅の140 MHz IF SAWフィルタと、2つのSP4T CMOS RFスイッチADG904-Rを使用します。スイッチ素子ADG904-Rは、どのバンドパス・フィルタに信号を通過させるかを切り替えます。同時には1つのフィルタだけが選択できます。このような回路は、一般的に「フィルタ・バンク切り替え回路」と呼ばれています。この使い方は、携帯電話基地局やポイントtoポイント無線のRFフロントエンドなど、ワイヤレス・インフラストラクチャ・アプリケーションでとても一般的です。さまざまな帯域幅のIFフィルタを選択できれば、これらのシステムで、さまざまなデータレートに柔軟に対応できます。

最適なシステム性能を実現するには、IFパスバンド内での挿入損失をフラットにする必要があります。スイッチ素子のADG904-Rは、挿入損失の周波数特性が非常にフラットで、この回路に最適です。このデバイスの挿入損失は、電源電圧変動や温度変動に対してもフラットです。回路性能を最大限にするための、もう1つのとても重要なパラメータは、スイッチ・オフ・アイソレーションです。ADG904-Rは、200 MHzまでで−50 dB以上という優れたオフ・アイソレーションを備えています。

ADRF6702 IQモジュレータとAD9122 16ビット・デュアル1.2 GSPS TxDAC の組み合わせは、図1に示すような、QAMまたはOFDMをベースにした現在の高レベルなワイヤレス・トランスミッタに必要なダイナミック・レンジを備えています。この回路のダイナミック・レンジで、ZIF（ゼロIF/ ベースバンド）およびCIF（200 MHz～300 MHzまでの複素IF）の両方が可能です。AD9122は、IF周波数を細かく選択するための32ビットNCOとともに、最大8×インターポレーションのオプションを備えています。

トランスミッタの全体的な性能は、シグナル・チェーンに直接連なる部品のダイナミック・レンジに大きく依存します。DACとIQモジュレータを使ったミックスド・シグナル・トランスミッタでは、これらの部品のノイズフロアおよび歪み特性により、シグナル・チェーン全体のダイナミック・レンジが決まります。ただし、DACのノイズフロアはサンプル・クロックのジッタによっても劣化することがあり、IQモジュレータの性能はそのローカル発信器（LO）のノイズとスパーの特性に依存します。したがって、サンプル・クロックとLOの生成に高性能部品を使用することが、高性能トランスミッタの鍵となります。

さらに、これらの信号を、PCBの物理的にDAC やモジュレータに近いところで、単一の外部リファレンスを使って生成すると、設計をはるかにシンプルにすることができます。サンプル・クロックとLO（LOはほとんどの場合数GHzの信号です）を別々にDACとIQモジュレータからいくらか離して生成するには、PCBのレイアウトに細心の注意が必要です。ちょっとしたレイアウトの誤りにより、これらの重要な信号とのカップリングが生じ、シグナル・チェーン全体の性能低下を引き起こすことがあります。

シグナル・チェーンの性能はDAC/ IQ モジュレータのインターフェース・フィルタにも大きく依存します。最適性能を得るには、必要なシステム仕様を注意深く検討した後にこの受動フィルタを設計します。

ADRF6702にはLO生成のためのフラクショナルPLLが内蔵されているので、IQモジュレータのLOを合成するには低周波数のリファレンス（標準で100 MHz 以下）だけが必要です。AD9516クロック・ジェネレータ内部のPLLを使用すると、単一のリファレンスで、DACのサンプル・クロックとADRF6702のPLLリファレンスの両方を生成することができます。

図1の回路はAD9516-0を使って作られていますが、必要な内部VCO周波数に合わせて、AD9516ファミリの他のデバイスを使うことができます。

図1に示す回路は450MHz ～ 6GHzの任意の周波数でのピークとrms電力を約45 dBの範囲で測定します。測定結果はノイズを避けるために差動信号に変換され、シリアル・インターフェースでリファレンス内蔵の12ビットSAR・ADCの出力からデジタル・コードとして出力します。簡単な2ポイント・キャリブレーションがデジタル領域で実行されます。

ADL5502は変調信号のクレスト・ファクタ(CF)を高精度に決定する、エンベロープ検出と組み合わせた真のRMS(true rms)電力検出器です。このデバイスは、10MHz以上のエンベロープ帯域幅で450MHz～6GHzの周波数範囲の高周波レシーバ/トランスミタ・シグナル・チェーンで利用できます。サンプリング・レートが低いADCでもピーク・ホールド機能があるので、エンベロープの短いピークでも取り込むことができます。合計消費電流はわずか3 mA@ 3 Vです。

ADA4891-4は高速、クワッド、CMOSオペアンプで、低価格にもかかわらず高性能になっています。消費電流は3Vでたった4.4 mA/アンプです。このアンプは、真の単電源動作能力を備えており、入力電圧範囲は負側レールの下側300 mVまで拡張されています。出力段もレールtoレールになっており、出力電圧は各レールから50mV以内まで振れ、最大のダイナミック・レンジが得られます。低歪みでセトリング時間が速いので、このアプリケーションに最適です。

AD7266は、単電源2.7 V～5.25 Vで動作する、デュアル、12ビット、高速、低消費電力の逐次比較型ADCで、最大2 MSPSのサンプリング・レートが特長です。AD7266は2個のADCを備えており、それぞれ前段に3チャンネルのマルチプレクサと、30MHz超の入力周波数を処理できる低ノイズ広帯域トラック&ホールド・アンプが接続されています。消費電流は3 Vでわずか3 mAです。AD7266はまた2.5 Vリファレンスを内蔵しています。

この回路は ADP121から出力する+3.3 V 単電源で動作します。ADP121は、2.3 V～5.5 Vで動作し、最大150 mAの出力電流で、低静止電流、低ドロップアウト(LDO)のリニア・レギュレータです。150 mA負荷でのドロップアウト電圧は135 mVと低いため効率が向上するとともに、広い入力電圧範囲にわたって動作可能になります。最大負荷時の静止電流が30μAと小さいADP121はバッテリ駆動のポータブル機器に最適です。

ADP121には、1.2 V～3.3 Vの範囲の各種出力電圧が用意されています。この製品は、小型1μFのセラミック出力コンデンサで、安定動作するように最適化されています。ADP121は、最小のボード面積で優れた過渡性能を提供します。

短絡回路防止とサーマル過負荷保護回路は、悪条件での破損を防止します。ADP121 は小型の5 ピンTSOT または4 ボール0.4mm ピッチのハロゲン・フリーWLCSP パッケージに収納されており、多様なポータブル・アプリケーションに適応できるようにフットプリントが最小になっています。

This circuit provides a half-duplex, isolated RS-485 interface using the ADM2485 high speed, isolated RS-485 transceiver and the ADP3330 high accuracy linear regulator. This circuit achieves signal and power isolation and at the same time decreases board space and power consumption.

図 1 に示す回路は広ダイナミック・レンジ、高速、デジタル 制御可変ゲイン・アンプ（VGA）の ADL5202と14 ビット、 250 MSPS デュアル・A/D コンバータ（ADC）の AD9643を ベースにした75 MHz 帯域レシーバ・フロント・エンドです。

5 次バターワース・アンチエイリアシング（折返し誤差防 止）・フィルタはアンプとADC の性能とインターフェースの 条件に基づいて最適化されています。フィルタ回路、その他の抵抗性部品による全挿入損失は約2.3 dB です。バンドパス・フィルタを含む回路全体の1 dB 帯域 幅は75 MHz（145 MHz ～ 220 MHz）で、3 dB 帯域幅は 110 MHz（120 MHz ～ 230 MHz）です。通過帯域の平坦度は 1 dB です。

回路は中心周波数182.5 MHz の75 MHz 帯域IF 信号（第2 ナ イキスト領域）をサンプリング・レート245.76 MSPS で処理 できるように最適化されています。182.5 MHz のアナログ入 力で、75 MHz 帯域全体で測定した信号対ノイズ比（SNR） と スプリアスフリー・ダイナミック・レンジ（SFDR）はそ れぞれ68.4 dBFS と80.7 dBc です。

図1に示す回路は、超低ノイズ差動アンプ・ドライバADL5565と14ビット、250MSPS A/Dコンバータ（ADC）AD9642をベースにした狭帯域バンドパス・レシーバ・フロントエンドです。

3次バターワース・アンチエイリアシング･フィルタは、アンプとADCの性能とインターフェースの要件に基づいて最適化されています。フィルタ回路やその他の要素による総合挿入損失はわずか5.8dBです。

通過帯域の平坦度が3dBの回路全体の帯域幅は18MHzです。127MHzのアナログ入力で測定した信号対ノイズ比（SNR）とスプリアスフリー・ダイナミック・レンジ（SFDR）は、それぞれ71.7dBFSと92dBcです。サンプリング周波数が205MSPSなので、第2ナイキスト・ゾーンのIF入力信号の位置は102.5MHzと205MHzの間になります。

多くのシステムは、ミックスド・シグナル処理やタイミング処理のために複数の低ジッタのシステム・クロックを必要とします。図1に示す回路は、フェーズロック・ループ（PLL）と電圧制御発振器（VCO）を内蔵したADF4351とADCLK948のインターフェースを行います。ADCLK948は、ADF4351の差動出力の1つから最大8個の差動の低電圧ポジティブ・エミッタ結合ロジック（LVPECL）出力を供給します。

最近のデジタル・システムは、多くの場合、クロック源のロジック・レベルとは異なる多くの高品質クロックを必要とします。完全性を損なうことなく別の回路素子へクロックを高精度で分配するには、バッファリングの追加を要することがあります。この回路ノートでは、ADF4351クロック源とADCLK948クロック・ファンアウト・バッファのインターフェースについて説明し、測定結果からクロック・ファンアウト・バッファによる付加ジッタが75fs rmsであることを示します。

図 1に示す回路はDC結合単電源システムで、バイポーラ入力信号を差動入力、低電圧のA/Dコンバータにインターフェース する時にしばしば起こる問題を解決します。この回路は2つのレベル・シフト抵抗を使用して入力同相レベルを制御する事 により差動ドライバアンプの入力の同相電圧を適切な電圧にします。出力同相電圧は差動ドライバ ADA4930-1のV_OCMピンに 正しい電圧を供給する事により独立に設定されます。

この柔軟な回路構成により差動ドライバADA4930-1は3.3V単電 源で動作可能で、16ビット 125 MSPS ADC AD9265は1.8 V電源 で動作可能になり、全回路電源消費を最小にする事ができま す。

広帯域のアプリケーションで、しばしば対象の周波数範囲にD Cが含まれます。差動入力ADCのダイナミック・レンジを最大 にするために、代表的な入力信号が比較的に大きくなる事が あります。その場合差動ドライバはより低ゲイン設定で動作 する事が要求されます。これらの条件下で、差動ドライバの 入力同相電圧は規定の範囲内に保たれなければなりません。

高入力同相電圧のデモジュレータ出力の処理、差動成分にDC 成分が加わるX線アプリケーション、差動ドライバが低値の入 力同相電圧を処理する必要となるその他の分野などの直接結 合の単電源アプリケーションで、差動アンプの入力と出力の 同相電圧を別々に制御する事がしばしば要求されます。低入 力同相電圧のアプリケーションには、ゼロ、バイポーラ又は 負入力信号のシングル・エンド入力又は差動入力があります。

この回路は、ブロードバンドのダイレクト・コンバージョン・トランスミッタにおけるアナログ部（アナログ・ベースバンド入力、アナログRF出力）に導入可能な完結した回路です。広帯域（ブロードバンド）の電圧制御発振器（VCO）が内蔵されたPLLを使用して、500MHz～4.4GHzのRF周波数がサポートされています。PLLからのLOに付けられる高調波フィルタが、優れた直交精度を確かなものとしています。

低ノイズのLDOは、そのパワーマネージメント・スキームが位相ノイズとEVMに悪影響を与えないことを、確かにしています。このような部品の組み合わせによって、500MHz～4.4GHzの周波数範囲にわたる、最先端のダイレクト・コンバージョン・トランスミッタ性能を実現します。

図1に示す回路ブロック図は、低位相ノイズの変換ループ・シンセサイザです（オフセット・ループとしても知られています）。

この回路は、ADF4002 を用いたフェーズ・ロック・ループ（PLL）の 100 MHz という低い基準周波数を 5.0 GHz ～ 5.4GHz という高い周波数範囲に変換します。この変換は局部発振器（LO）の周波数によって決定されます。

変換ループ・シンセサイザは、PLL だけを使用したシンセサイザと比べて、きわめて低い位相ノイズ特性（50 fs 未満）を備えています。低位相ノイズ特性を実現できるのは、電圧制御発振器（VCO）を制御する ADF4002 インテジャー N PLL が、非常に小さな N の値を使用しているためです。この例では、ADF4002 位相周波数検出器（PFD）が 100 MHz、N = 1 で動作し、PLL の N の値による制限を受けずに位相ノイズ性能を実現しています。

図1 に示す回路は1 GHz ～ 28 GHz のワイヤレス・トランスミッタのリターン・ロスを高精度に測定し、システム・キャリブレーションを必要としません。

この回路は1 枚の回路ボードに実装され、無反射RF スイッチ、マイクロ波RF 検出器、12 ビットの高精度A/D コンバータ（ADC）を使用しています。できるだけ広い周波数範囲で回路を評価するため、狭帯域の表面実装ディレクショナル・カプラの代わりに、SMA コネクタ付きのデュアル・ポート・ディレクショナル・カプラを使用しました。

この回路は、25 dB の入力電力範囲で最大20 dB のリターン・ロスを測定します（これより小さな入力電力範囲では20 dB を超えるリターン・ロスを測定可能）。

この回路には、RF 検出器からのデジタル化された電圧の簡単な比を使ってリターン・ロスを計算する独自の機能があるため、システム・キャリブレーションが不要です。