新たな ESD CDM 試験規格「ANSI/ESDA/JEDEC JS-002」、その要点を理解する

IC の ESD(Electrostatic Discharge)試験は、いくつかのモデルに基づいて行われます。その 1 つがデバイス帯電モデル(CDM: Charged Device Model)です。CDMは、ESDによる充電と急速な放電を表す主要なモデルだと考えられています。I C の組み立て工程では、自動ハンドリング装置が使われます。CDM は、この装置で発生する可能性のある事象を最もよく表しているとされています。実際、I C の製造環境では、デバイスのハンドリング中に ESD による損傷が生じることがあります。その最大の原因が、デバイスの帯電であることはよく知られています1

CDM のロードマップ

IC の I/O についてはさらなる高速化が望まれています。また、1 つのデバイスに、より多くの機能を搭載したいことから、パッケージは大型化する傾向があります。そのため、CDM について、JEP1572、3で推奨されているような目標レベル(Target Level)を維持するのは難しくなっています。一方、プロセスの微細化は(少なくとも14 nm までは)、目標レベルに直接影響を及ぼすことはないかもしれません。しかし、そうした最新技術によってトランジスタの性能が向上することから、I/O が対応可能な転送レートはより一層高くなります。I/O の設計者にとっても、現在の目標レベルを達成するのは難しくなる可能性があり、注意を払っておかなければなりません。ESDA(ESD Association)は 2020 年までのロードマップ4を公開しています(図 1)。それを見ると、試験装置によって充電抵抗が異なっていることから、CDM の目標レベルを再び下げなければならないことがわかります。

Figure 1
図 1 . 2 010 年以降における CDM の感受性の制限目標(Co p y r i g h t © 2 016 EOS/ ESD A s s o c i a t i o n , I n c .)

図 1 を見ると、CDM の目標レベルには大きな変更はないようです。しかし、ESDA が提供しているデータ(図2) をよく見ると、目標レベルの分類が大幅に変更されると予想されることがわかります。

Figure 2
図 2 . 将来的なCDMの感受性の分類(Co p y r i g h t © 2 016 EOS/ ESD A s s o c i a t i o n , I n c .)

なぜ、このような変更について議論することが重要なのでしょうか。試験の規格が複数存在すると矛盾が生じます。この問題を排除するには、エレクトロニクス業界全体が CDM に基づく一貫した試験手法を採用する必要があります。現在では、これまで以上に、製造企業( 機器/装置のメーカー)が ESDA で議論された CDM のロードマップに対して、適切な準備を行っていることを保証することが重要になっています。その準備にあたっては、1 つ重要なことがあります。それは、半導体企業から、CDM に対応する堅牢性のレベルに関して、製造企業がデバイスごとに一貫性のあるデータを確実に受け取れるようにする必要があるということです。そのため、適切な CDM 規格の必要性がこれまでになく高まっています。また、そのことは技術の進歩と相まって、I/O の性能向上にも貢献するかもしれません。I/O の性能向上に対するニーズ(ならびにピンの容量を削減したいというニーズ)が存在することから、IC の設計者にとっては目標レベルを下げること以外に選択肢は残っていないかもしれません。その選択を行うには、精度の高い測定(ANSI/ESDA/JEDEC JS-002において対応)が必要になります。

共同で策定された新たな規格

ANSI/ESDA/JEDEC JS-002(以下、JS-002)が策定される前は、レガシーな JEDEC 規格(JESD22-C101)5、ESDA S5.3.16、AEC-Q100-0117、EIAJ ED-4701/300-28という 4 つの規格が存在していました。JS-002(デバイス・レベルの CDM)9 は、それら 4 つの規格を 1 つにまとめる最初の大きな動きだと言えます。どの規格に従った場合でも、価値のある情報が得られますが、複数の規格が存在することは業界のためになりません。異なる複数の方法(規格)が存在する場合、それぞれの合格レベルにも違いがあることが少なくありません。製造側にとっては、複数の規格が存在することによって、有益な情報が増えるというわけではありません。それなのに、複数の試験方式に対応しなければならないということになります。したがって、CDM に基づく ESD設計の戦略が正しく適用されていることを保証するために、IC の帯電耐性の測定方式が 1 つだけ周知されているという状況を作ることが重要なのです。加えて、その測定方式に対応する IC の帯電耐性が、製造環境における ESD の制御レベルに適合している必要があります。

この CDM の問題に対応すべく、2009 年に ESDA とJEDEC の共同作業部会(JWG: Joint Working Group)が設立されました。そして、この JWG によって策定されたのが JS-002 です。また、JWG は、FICDM(field-inducedCDM: 誘電帯電法)が導入されてから得られた教訓に基づき、FICDM に向けた技術の向上を望んでいました10。一方で、JWG はエレクトロニクス業界内の混乱を最小限に抑えることも望んでいました。そこで、JWGは共同で策定した規格のために、FICDM に対応する試験装置を新たに購入しなくても済むようにすることを決定しました。加えて、試験の合否のレベルは JEDEC の CDM規格にできるだけ近づけることに決めました。JEDECの規格は最も広く使用されている CDM 規格です。そこで、JS-002 は、現在の製造側が CDM について理解している内容に近いものになっています。

JEDEC と ESDA の試験方式はよく似ています。ただ、2つの規格には解消すべき相違点も数多く存在します。また、JS-002 で対応が求められる技術的な課題もあります。最も重要な課題を以下に示します。

規格間の違い

  • フィールド・プレートの誘電体の厚み
  • システムの検証に使用するモジュール
  • オシロスコープの帯域幅に対する要件
  • 波形の検証用パラメータ

規格における技術的な課題

  • 測定に使用する帯域幅の要件が CDM に対して低すぎる
  • JEDEC 規格のパルス幅が不自然に広い
  • 波形と装置の形状の要件によって、隠れた電圧調整が必要になる

目標に近づくようにするために、次のようなハードウェアと測定方法が選択されました。仕様策定の段階では、この決定に至るまでに5年間が費やされました。その過程では、さまざまな計測が行われました。

ハードウェアの選択

  • JEDEC 規格で定められた誘電体の厚みを採用
  • 波形の検証には JEDEC のコイン・モジュールを使用
  • 放電パスにおけるフェライトの使用を禁止

測定方法の選択

  • システムの検証/承認用には帯域幅が最低 6 GHz のオシロスコープを使用
  • 日常的なシステムの検証には帯域幅が 1 GHz のオシロスコープを使用可能

データの破壊を最小限に抑え、隠れた電圧調整について議論する

  • 目標のピーク電流を既存の JEDEC 規格と合わせる
  • JEDEC 規格のストレス・レベルに合わせて試験の条件を規定。JS-002 の試験結果に向けては試験条件(TC: Test Condition)を参照し、JEDEC 規格とAEC 規格に向けては電圧の条件を参照する
  • レガシーな JEDEC 規格のピーク電流の要件に対応した正確なピーク電流を提供するために、フィールド・プレートの電圧を JS-002 向けに調整する

大型パッケージの完全な充電を保証する

  • 大型パッケージの完全な充電を保証するために、新たな手順を導入する

以下では、これらの各改善策について説明します。

JS-002 におけるハードウェアの選択

JS-002 では、CDM に対応するハードウェア・プラットフォームを次のように定義しています。すなわち、ESDAS5.3.1 のプローブ・アセンブリまたはテスト・ヘッド放電プローブと、JEDEC JESD22-C101 の検証用モジュール、フィールド・プレートの誘電体を組み合わせるというものです。図 3 では JEDEC 規格とJS-002 のハードウェアを比較しています。ESDA のプローブ・アセンブリは、放電パスに特定のフェライトを配置しないという方針で設計されました。試験装置のメーカーは、FICDM に対応する製品を開発する際に、フェライトが必要であることに気づきました。最小値が 500 ピコ秒 に規定されたFWHH(Full Width at Half Height)を増やし、Ip2(第2 波形のピーク)を Ip1(1 つ目のピーク)の 50 % 未満に抑えてレガシーな JEDEC 要件を満たすために、フェライトが加えられたのです。一方、JS-002 では、放電を制限する要因となるフェライトは排除されました。その結果、帯域幅の広いオシロスコープを使用する際、Ip1 で見られたリンギングが除去されるため、正確な放電波形が得られるようになりました。

Figure 3
図 3 . J EDEC 規格のハードウェアと J S - 0 0 2 のハードウェア

図 4 は、JEDEC と ESDA それぞれの CDM 規格における検証用モジュールの違いを示したものです。ESDA 規格には、2 種類の誘電体の厚みと検証用モジュールの組み合わせについて選択肢が用意されています(もう 1 つ、金属パッケージ・リッドのデバイス向けに、テスト・モジュールとフィールド・プレートの間に最大 1 3 0 μ mのプラスチック膜を加えた選択肢があります) 。JEDEC規格の検証用モジュールと FR-4 の誘電体については、大/小の検証用モジュールと、同規格の大規模なユーザー・コミュニティがサポートする誘電体の組み合わせが選択肢となります。

Figure 4
図 4 . J EDEC 規格の検証用モジュールとESDA 規格の検証用モジュールの比較。J S - 0 0 2 は J EDEC 規格のモジュールを採用しています。

JS-002 における測定方法の選択

J S - 0 0 2 の策定に向けたデータ収集の段階で、JWG はCDM に対応する波形を正確に測定するには、帯域幅の広いオシロスコープが必要であることに気づきました。帯域幅が 1 GHz のオシロスコープでは、真の最初のピークを捉えることができないのです。図 5 と図 6 に、オシロスコープで測定した波形を示しました。

Figure 5
図 5 . J E D E C 規格の大型検証用モジュールを使用して取得した CDM 対応の波形。J E D E C 5 0 0 V と J S - 0 0 2T C 5 0 0 の測定結果にフィルタ処理を適用して1 G H z に制限しています。
Figure 6
図 6 . J EDEC 規格の大型検証用モジュールを使用して取得した CDM 対応の波形。J EDEC 5 0 0 V と J S - 0 0 2 TC50 0の測定結果を 6 GHz のオシロスコープで観測しています。

日常的に行う波形の確認については、帯域幅が 1 GHz のオシロスコープで十分です。しかし、テスト・サイトをまたがる解析については、帯域幅の広いオシロスコープを使った方がサイト間での相関性に優れた結果が得られます11。日常的/ 四半期ごとの確認においても、帯域幅の広いオシロスコープを使用することが推奨されます。年に1回の検証や、試験装置のハードウェアを交換したり修理したりした後の検証には、帯域幅の広いオシロスコープが必須です。

試験装置における CDM 電圧の設定

JWG は、試験装置のプラットフォームで従来の ESDA 規格/JEDEC 規格に準拠する標準的な試験用波形を得るには、プレート電圧が大きく変化するよう設定しなければならないことに気づきました(ある例では 100 V またはそれ以上)。このことはどの規格にも記載されていませんでした。JS-002 では、第 1 のピーク電流(ならびに試験条件として示される電圧)を JEDEC 規格のピーク電流のレベルに調整するために必要なファクタ/オフセットについて、独自の決定方法が定義されています。これについては、JS-002 の Annex G に詳細が記載されています。表1 に、この内容も含めた検証データの例を示しました

表 1. JS-002 に対応した波形データを記録したシートの例。TC 電圧に対する結果を示しています。9
試験装置: システム #1
極性: 正
オシロスコープの帯域幅: 8 GHz ファクタ/オフセットの最終設定: 0.82
モジュールのサイズ 日付 %RH テストの条件 ソフトウェア電圧 Ip AVG (A) TR AVG TD AVG IP2 AVG IP2(% IP1)
大型 年/月/日 X% TC 500 500 12.1 275 610 4.3 36%
小型 年/月/日 X% TC 500 500 7.30 185 400 3.7 51%
大型 年/月/日 X% TC 125 125 2.90 283 611 1.1 38%
小型
年/月/日 X% TC 125 125 1.90 201 395 1.1 58%
大型 年/月/日 X% TC 250 250 6.00 276 609 2.2 37%
小型 年/月/日 X% TC 250 250 3.70 186 397 2.1 57%
大型 年/月/日 X% TC 750 750 18.30 274 611 7.2 39%
小型 年/月/日 X% TC 750 750 11.00 190 398 6.1 55%
大型 年/月/日 X% TC 1000 1000 24.40 276 612 9.2 38%
小型 年/月/日 X% TC 1000 1000 14.60 187 399 7.4 51%

設定したテスト条件の下で、大型デバイスの完全な充電を保証

JS-002 の策定に向けたデータ収集の段階で、試験装置に依存する別の問題が見つかりました。それによって、一部の試験装置では、大型の検証用モジュールやデバイスを、放電前に設定した電圧まで完全に充電することができていなかったのです。値の大きいフィールド・プレート充電抵抗(充電用の電源とフィールド・プレートの間の直列抵抗)としては、各種の試験装置の間で一貫性のあるものが使われていませんでした。また、その抵抗が、プレートの電圧を所定の値まで完全に充電するのに必要な時間(以下、遅延時間)に影響を及ぼしていることもわかりました。そのことから、最初のピーク放電電流の値が試験装置によって異なるということが起きていました。結果として、特に大型のデバイスに対する CDMの合否に影響が及んでいたのです。

こうした理由から、デバイスを完全に充電するために必要な遅延時間を決定するための手順を明確にする必要がありました。その手順は、Informative Annex Hに「Determining the Appropriate Charge Delay for FullCharging of a Large Module or Device(大型モジュール/デバイスの完全な充電に必要な遅延時間の決定方法)」として説明されています。図 7 に示すように、充電の際に適切な遅延時間に達するのは、ピーク電流の飽和点が見られた時です。この飽和点において、Ip は、設定した減衰時間の長さに関係なく、基本的に一定の値に到達します。このように遅延時間を決めることで、非常に大型のデバイスであっても、設定した試験の条件まで完全に充電されることが保証されます。

Figure 7
図 7. ピーク電流と遅延時間の関係。ピーク電流の飽和点と充電時間の関係を表しています9

 

JS-002 をエレクトロニクス業界に段階的に導入する

ESDA S5.3.1を標準規格として採用している企業にとって、JS-002 は ESDA S5.3.1 の CDM 規格を置き換えるものになります。JEDEC の JESD47 は、電子部品の信頼性試験を行うためのすべての方法を規定したものです。この文書は、これまで JESD22-C101(レガシーな JEDEC規格)を採用していた企業に向けて、2016 年末に更新されました。JS-002 によって JESD22-C101 を置き換えるという旨が記載されたのです。現在は、JEDEC のメンバー企業に対して JS-002 への段階的な移行が認められている期間に当たります。すでに、アナログ・デバイセズや Intel を含む多くの企業は、すべての新製品に対してJS-002 に対応する試験を適用しています。

IEC( 国際電気標準会議) は、CDM に対応する試験の規格である IS 60749-28 を承認/更新しました12。この規格は、JS-002 のすべてを試験の規格として取り入れています。

現在、AEC(Automotive Electronics Council)には、CDM を担当するサブチーム委員会が設けられています。この委員会は、車載用デバイスの CDM 規格である Q100-011(集積回路)と Q101-005(受動部品)に、AEC が規定した試験の条件とともに JS-002 を追加する更新作業を行っています。これらの規格は 2017 年末までに完成/承認される予定です。

まとめ

ESDA から提供された CDM に関するロードマップを見ると、CDM の目標レベルは、I/O の性能の向上に伴って下がり続けると予想されます。一方、CDM をベースとする ESD 耐電圧に対しては、製造側も以前より強く意識するようになっています。しかし、異なる CDM 規格が存在することから、一貫性のない結果が得られ、正確な耐電圧を把握することができませんでした。JS-002 は、本当の意味で初めて業界全体に受け入れられる CDM 試験規格になる可能性があります。JS-002では、CDM に対応するテスト・ヘッドの放電パスからインダクタンスが排除されます。それにより、放電波形の質が大幅に向上します。また、JS-002 では、帯域幅の広いオシロスコープが検証用に導入され、試験条件に対応する波形の検証レベルが 5つに増やされ、充電にかかる遅延時間が正確に保証されます。これらにより、実験室での試験結果のばらつきが大幅に削減され、各サイトでの再現性が向上します。このことは、一貫性のあるデータを製造側に確実に供給するうえで、非常に重要な要素となります。エレクトロニクス業界全体が JS-002 を導入することにより、ESD に関する問題に早い段階で対応できるようになるはずです。

参考資料

1. Roger J. Peirce「The Most Common Causes of ESDDamage( ESD による損傷の最も一般的な原因)」Evaluation Engineering、2002年11月

2. Industry Council on ESD Target Levels 「Industry CouncilWhite Paper 2: A Case for Lowering Component LevelCDM ESD Specifications and Requirements(IndustryCouncilのホワイト・ペーパー 2: 部品レベルの CDMESD の仕様と要求レベルを低くする事例)」EOS/ESDAssociation, Inc.、2010年4月

3.JEP15 7 : Recommended ESD-CDM Target Level s( JEP157: 推奨される ESD-CDM の目標レベル)」JEDEC、2009年10月

4. EOS/ESD Association Roadmap

5.J E S D 2 2 - C 1 0 1 F : F i e l d - I n d u c e d C h a rg e d - D e v i c eM o d e l Te s t M e t h o d f o r E l e c t r o s t a t i c D i s c h a rg eWi t h s t a n d T h r e s h o l d s o f M i c r o e l e c t r o n i cComponents(JESD22-C101F: マイクロエレクトロニクス・コンポーネントの ESD 耐性閾値に向けた誘導CDM の試験方法)」JEDEC、2013年10月

6.ANSI/ESD S5.3.1: Electrostatic Discharge SensitivityTesting—Charged Device Model (CDM) ComponentLevel(ESD の感受性テスト―部品レベルの CDM)」EOS/ESD Association、2009年12月

7.AEC-Q100-011 : Charg ed Dev i c e Model (CDM)Electrostatic Discharge Test(AEC-Q100-011: CDMの ESD 試験)」Automotive Electronics Council、2012年7月

8.EIAJ ED-4701/300- 2 , Tes t Method 305: ChargedDevice Model Electrostatic Discharge (CDM-ESD)(EIAJ ED-4701/300-2, 試験方法 305: CDM の ESD)」J a p a n E l e c t r o n i c s a n d I n f o r m a t i o n Te c h n o l o g yIndustries Association、2004年6月

9.ANSI/ESDA/JEDEC JS-002-2014: Charged DeviceModel (CDM) Device Level( ANSI/ESDA/JEDECJS-002-2014: デバイス・レベルの CDM)」EOS/ESDAssociation、2015年4月

10. A l a n W. R i g h t e r 、Te r r y We l s h e r 、M a r t i F e r r i s「Pr o g r e s s To w a r d s a J o i n t E S DA/JEDEC CDMStandard: Methods, Experiments, and Results(ESDAと JEDEC が共同で策定した CDM 規格の進捗: 方法、実験、結果) 」EOS/ E SD Symposium 、2 0 1 2年9月

11. Theo Smedes、Michal Polweski、Arjan van IJzerloo、Jean-Luc Lefebvre、Marcel Dekker「Pitfalls for CDMCalibration Procedures(CDM の校正手順における落とし穴)」 EOS/ESD Symposium、2010年10月

12.IEC IS 60749-28, Electrostatic Discharge (ESD)Sensitivity Testing– Charged Device Model (CDM)–Device Level( ESD の感受性テスト― デバイス・レベルの CDM) 」I n t e r n a t i o n a l E l e c t r o t e c h n i c a lCommission、2017年

Alan Righter

Alan Righter

Alan Righter は、カリフォルニア州サンノゼにあるアナログ・デバイセズの ESD 部門に所属しています。ESD を専門とするシニア・スタッフ・エンジニアです。世界各国/地域に拠点を置くアナログ・デバイセズの設計チームや製品エンジニアリング・チームとともに、全製品を対象として、ESD に関する企画/設計、試験、不具合の解析に取り組んでいます。また社内外をまたがり、EOS の問題にも対応しています。アナログ・デバイセズに入社する前は、ニューメキシコ州アルバカーキにあるサンディア国立研究所に13年間勤務していました。同研究所では、IC の設計、テスト、製品エンジニアリング、信頼性試験、不具合の解析に携わっていました。アリゾナ州立大学で 1982 年と1984 年にそれぞれ電子工学の学士号と修士号を取得しています。また、1996 年にはニューメキシコ大学で博士号を取得しました。2007 年に、Standards DeviceTesting Working Groups(WG5.x)に加わったほか、Systems and SimulatorsWG14 のメンバーにもなりました。2008 年には WG 5.3.1 で CDM を担当するチェアに任命されました。現在は、Joint(ESDA/JEDEC) CDM Working Groupにおいて ESDA のチェアパーソンを務めています。この活動によって ESDA とJEDEC の共同規格である JS-002 を策定しました。現在は、ESDA のバイスプレジデントも務めています。EOS/ESD Symposium には、10 本の記事の著者/共著者として参加しています。また、ESDA のイベント担当ディレクタも務めています。さらに、ESD の目標レベルを扱う Industry Council でも活動を行っています。

Brett Carn

Brett Carn

Brett Carn は、1999 年に Intel に入社しました。現在は同社クオリティ・ネットワーク部門の主任技術者を務めています。Intel ではデバイス・レベルの ESD に積極的に取り組んできました。Intel ESD Councilのチェアを務めており、同社の全拠点を対象として、部品レベルの ESD とラッチアップの試験を監督しています。また、社内で行われるそれらの試験の全仕様を定義し、ESD に対応するための設計ルールのレビューも担当しています。さらに、Intel のすべての製品における ESD の目標レベルを管理/規定するとともに、多くの製品を対象として、ポストシリコンの ESD のデバッグを主導しています。近年は、EOS に関する課題にも積極的に関わっています。Intel に入社する前は、13 年間にわたり Lattice Semiconductor で勤務していました。1990年代の初めから ESD に携わっています。2007 年には ESD の目標レベルを扱うIndustry Council のメンバーとなり、複数のホワイト・ペーパーの著述を支援したほか、4 本のホワイト・ペーパーの主任編集者を務めました。ESDA の正会員であり、現在は理事会のメンバーも務めています。ESDA の Education Councilのメンバーでもあり、すべてのオンライン・トレーニングを監修しています。加えて、Technical and Advisory Support(TAS) Committeeのチェアを務めています。さらに、ESDA のいくつかの作業部会にもメンバーとして参画しています。1986 年にポートランド州立大学で電気工学の学士号を取得しています。

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The EOS/ESD Association

EOS/ESD Association は、ESD に関する問題を回避するための理論と実践に取り組んでいる業界団体です。同団体には、2000 以上のメンバーが参加しています。同団体とその活動の詳細については http://www.esda.org をご覧ください。