JESD204是什麼,為何該關注它?

作者: ADI應用工程師: Jonathan Harris


當前一種新型轉換器所介面的熱度迅速攀升,極有可能會成為未來轉換器的通訊協定首選。而JESD204這項數年前所推出的新介面,在歷經多次改版後,已經成為一種更具吸引力,也更富效率的轉換器介面。隨著轉換器的解析度與速度持續提高,各界要求更高效率介面的呼聲也不斷高漲。JESD204介面除了提供這樣的效率之外,其在速度、尺寸、以及成本方面也勝過互補式金屬氧化物(CMOS)半導體以及低電壓差動訊號(LVDS)介面。採用JESD204標準設計的產品能擁有更快的傳輸介面,藉以跟上轉換器更快的取樣率。此外,由於針腳數減少,封裝尺寸也得以微縮,加上線路配置的數量降低,機板設計的工作變得更為容易,整體系統成本也得以降低。此外,這個標準也易於擴充,在經調適後即可滿足未來的各種需求。在經歷兩次改版過程中,上述優點都逐漸浮現。

JESD204 標準從2006年釋出後已經歷經兩次改版,目前則修訂至Revision B版。隨著越來越多轉換器廠商、使用者、以及FPGA製造商採用此標準,當局也著手改良並增加許多新功能,藉以提高效率與簡化實作。此標準應用在包括類比至數位轉換器(ADC)以及數位至類比轉換器(DAC),而主要目的是作為FPGA的通用介面(但也可用在ASIC)。

JESD204 — 它是什麼?

JESD204的最初版本在2006年4月釋出。此標準規範一種gigabit等級的序列資料鏈路,用來連結轉換器與接收器,通常是像FPGA或ASIC這類元件。最初版的JESD204是針對轉換器之間或多個轉換器與接收器之間的傳輸,規範一種序列資料鏈路。圖1為示意簡圖,圖中顯示的鏈路是M個轉換器與接收器之間的實體介面,包含一個差分對的互連元件,採用的是電流模邏輯(CML)驅動器與接收器。圖中顯示的鏈路是序列化資料鏈路,位置在轉換器與接收器之間。系統會把訊框時脈(frame clock)繞送到轉換器以及接收器,並為各元件之間的JESD204鏈路提供時脈。

圖1. JESD204 原始標準

當局規範的鏈路資料傳輸率介於每秒312.5 Mbps到3.125 Gbps之間,源端(source)與負載端(load)阻抗為100 Ω ±20%。差分電壓額定值為800 mV 峰對峰值,共模電壓值範圍為0.72至1.23伏。鏈路採用結合嵌入式時脈的8b/10b編碼機制,因此除了不必繞送額外的時脈線路,也排除掉以高資料傳輸率傳送資料時校準額外時脈訊號所衍生的複雜性。隨著JESD204標準越來越受歡迎,這項標準也必須進行改版以支援多個校準後的序列鏈路來容納多個轉換器,藉以因應轉換器日漸提高的速度與解析度。

這樣的認知促使當局進行JESD204標準的第一次改版,也就是後來命名為JESD204A之標準。這個改版標準加入支援多條校準序列鏈路來容納多個轉換器。鏈路312.5 Mbps 到3.125 Gbps的資料傳輸率、訊框時脈、還有電氣規格都維持不變。由於新版標準中提高支援多條校準序列鏈路的能力,故能允許多個具有高取樣率與高解析度的轉換器能拉高到3.125 Gbps的最大支援資料傳輸率。圖2顯示JESD204A改版標準中額外增加的功能,使其能支援多條鏈路。

圖2. 首次改版—JESD204A.

儘管最初版JESD204標準以及改版後的JESD204A標準的效能已經高過先前的介面,但它們仍缺少一項關鍵元素,就是鏈路中序列化資料傳輸的確定性延遲。在處理轉換器方面,必須知道取樣訊號以及數位訊號之間的時序關係,才能在接收訊號後重建出類比格式的取樣訊號(當然這裡指的是ADC的狀況,DAC的狀況也相當類似)。這樣的時序關係會受到轉換器的延遲所影響,對於ADC而言,這個延遲的定義是時脈週期的數量,週期指的是從輸入訊號取樣波型邊緣一直到轉換器輸出端出現數位訊號這段時間。同樣在DAC方面,延遲的定義指的是的從數位訊號的時脈傳到DAC之後一直到類比輸出波形變化為止這段時間的時脈週期數量。在JESD204與JESD204A標準中,並沒有相關功能去規範轉換器以及序列化數位輸入/輸出延遲的確定性。此外,轉換器的速度和解析度持續不斷地攀升。這些因素促使當局推出第二次標準改版,也就是JESD204B。

當局在2011年7月釋出目前的第二版JESD204B。此次改版標準的其中一項關鍵要素,就是增加必須達到確定性延遲的條款。此外,此版規範支援的資料傳輸率推升到12.5 Gbps,並區分出多種不同速度等級的裝置。此次標準改版呼籲業界從採用訊框時脈作為主要時脈源過渡到以裝置時脈作為主時脈源。圖3顯示JESD204B改版中額外新增的功能。

圖3. 第二次 (現行) 改版—JESD204B.

在JESD204標準的前兩個版本中,並沒有制定相關條款去確保介面在傳輸時達到確定性延遲。JESD204B改版則修正這項問題,提供一種機制確保供電啟動(power-up)週期之間以及跨鏈路再同步化事件中,延遲都維持一致而且確定。其中一種方法是限制轉換器中初始鏈路校準程序,運用一種名為SYNC~的輸入訊號在規範的時間對所有鏈路同時執行校準。另一種作法則是採用JESD204B標準新制定的SYSREF訊號。SYSREF訊號作為主時脈參考時序(master timing reference),用來校準所有內部除頻器(divider)與裝置時脈,以及每個發送器與接收器的區域多訊框時脈。這種方法有助於確保整個系統的確定性延遲。JESD204B規格規範3種裝置子類別:包括 Subclass 0—不支援確定性延遲 ; Subclass 1— 使用SYSREF訊號達到確定性延遲; 以及Subclass 2—採用 SYNC~訊號達到確定性延遲。Subclass 0相當於是一個JESD204A鏈路。Subclass 1主要用在高於500 MSPS速率的轉換器,而Subclass 2主要用在低於500 MSPS速率的轉換器。

除了確定性延遲外,JESD204B版本標準還把支援的鏈路資料傳輸率提高到12.5 Gbps,並將裝置分成3種不同速率等級。源端與負載端阻抗在3種速率等級上都維持一致,規定為100 Ω ±20%。第一種速率等級配合JESD204與JESD204A版本標準的鏈路資料傳輸率,並針對3.125 Gbps的鏈路資料傳輸率定義電氣介面。這個速率等級把最低差分電壓降至400 mV 顛值(peak-to-peak),低於第一個速率等級的500 mV peak-to-peak。JESD204B中的第三個速率等級針對12.5 Gbps的鏈路資料傳輸率定義了電氣介面。這個速率等級降低電氣介面要求的最低差分電壓值,降至360 mV peak-to-peak。鏈路資料傳輸率隨著不同速率等級逐步提高,要求的最低差分值則逐步降低,藉由降低除頻器要求的迴轉率(slew rate),可以讓實體建置工作比較容易。

為達到更高的彈性,JESD204B改版從訊框時脈轉向採用裝置時脈。在之前的JESD204與JESD204A改版中,訊框時脈是JESD204系統中絕對的參考時序。訊框時脈和轉換器的取樣時脈一般都相同。但這並不能提供太多彈性,而且可能導致系統設計出現不想看到的複雜性,包括嘗試將訊號繞送到多個裝置的狀況,以及不同路由通道之間的任何訊號偏移。在JESD204B標準中,裝置時脈是JESD204系統中所有元件的參考時序。每個轉換器與接收器都從時脈產生器電路取得各自的裝置時脈,該電路負責從一個共同來源產生所有裝置時脈。這種方法雖然在系統設計方面提供更多彈性,但必須針對特定裝置規範訊框時脈與裝置時脈的關係。

JESD204—為什麼應該關注它?

如同多年前LVDS開始取代CMOS成為轉換器數位介面的最佳選擇,JESD204在未來幾年也將重複類似的發展腳步。雖然CMOS技術至今仍被採用,但它大多數用途都被LVDS取代。由於轉換器的速度與解析度的提升,還有各界對於降低功耗的渴求,使得CMOS與LVDS無法滿足轉換器的要求。隨著CMOS輸出端的資料傳輸率持續提高,暫態電流也跟著攀升,導致功耗不斷增加。由於LVDS的電流以及功耗相對持平,因此這種介面支援的速度上限也比較高。

其背後的原因包括除頻器架構以及有多少數量的資料鏈路必須和資料時脈進行同步。圖4顯示CMOS、LVDS、以及CML輸出在支援雙通道14位元ADC時的功耗要求。

圖4. CMOS、LVDS、以及CML除頻器的功耗比較

在大約150 MSPS 到200 MSPS 以及14 位元的解析度下,CML輸出除頻器從功耗的角度來看變得更有效率。CML提供的優點是它在特定解析度下需要的輸出訊號對數量會少於LVDS以及CMOS除頻器,原因是資料的序列化。針對JESD204B介面設計的CML除頻器還擁有一項優點,因為此標準要求降低峰對峰值電壓,當取樣率提高時,就會拉高輸出線路傳輸率。

此外,在特定轉換器解析度與取樣率下,需要的針腳數量則大幅減少。表1整理出三種不同介面使用一個200 MSPS轉換器搭配不同通道數量與位元解析度時所需的針腳數量。表中的資料推定在CMOS與LVDS輸出方面每個通道的資料配置一個同步時脈,JESD204B資料傳輸方面採用CML輸出,最大資料傳輸率為4.0 Gbps。從此表可明顯看出採用CML除頻器的JESD204B有明顯進步的原因,同時也能觀察出針腳數量的大幅減少。

表1. 針腳數量比較 —200 MSPS ADC
通道數量 解析度 針腳數 LVDS 針腳數(DDR) CML 針腳數(JESD204B)
1 12 13 14 2
2 12 26 28 4
4 12 52 56 8
8 12 104 112 16
1 14 15 16 2
2 14 30 32 4
4 14 60 64 8
8 14 120 128 16
1 16 17 18 2
2 16 34 36 4
4 16 68 72 8
8 16 136 144 16

資料轉換器市場領導者Analog Devices觀察到這波趨勢,並正推動轉換器數位介面朝JEDEC制定的JESD204介面邁進。Analog Devices早在首版JESD204規格釋出的階段,從一開始就參與這項標準的規劃。Analog Devices生產多款符合JESD204與JESD204A相容輸出規格的轉換器,目前並也著手研發多款產品,其輸出規格相容於JESD204B的標準。AD9639 是一款4通道、12位元、170 MSPS/210 MSPS 的ADC轉換器,支援JESD204介面。另外AD9644 和AD9641 則是14位元、80 MSPS/155 MSPS的雙通道與單通道ADC,支援JESD204A介面。在DAC方面,最近發表的AD9128這款雙通道、16位元 、1.25 GSPS規格的DAC 轉換器支援JESD204A 介面。想瞭解Analog Devices在JESD204方面的詳細資訊,敬請參閱官網analog.com/jesd204.

隨著轉換器的速度與解析度持續提升,各界要求更高效率數位介面的呼聲也不斷升高。業界在採用JESD204序列資料介面之際,已經開始體認到這方面的需求。介面規格持續演進,希望在轉換器與FPGA(或ASIC)之間提供更好且更快的資料傳輸機制。此介面經過兩次改版,目的希望改進實作的成效,並因應更高速度與更高解析度的轉換器衍生出各種更高的要求。展望轉換器數位介面的未來,JESD204顯然會成為轉換器數位介面的業界首選。每次改版的目的都是要回應業界當時的需求,藉以改進實作方面的成效,並針對轉換器技術的變革所衍生的新需求,推動標準進行相對應的演進。系統設計日趨複雜,轉換器的效能不斷攀升,JESD204標準勢必得做出調適與演進,方能持續迎合新衍生的設計需求。

參考資料

JEDEC Standard JESD204 (April 2006). JEDEC Solid State Technology Association.

JEDEC Standard JESD204A (April 2008). JEDEC Solid State Technology Association.

JEDEC Standard JESD204B (July 2011). JEDEC Solid State Technology Association.