SAR ADC的隔離

作者:ADI資深現場應用工程師Wilfried Platzer


問題:

如何為ADC增加隔離而不影響其性能?

RAQ 189

答案:

對於隔離式高性能ADC,一方面要注意隔離時脈,另一方面要注意隔離電源。

SAR ADC傳統上被用於較低採樣速率和較低解析度的應用。如今已有1 MSPS採樣速率的快速、高精度、20位元SAR ADC,例如 LTC2378-20 ,以及具有32位元解析度的過採樣SAR ADC,例如 LTC2500-32 。將ADC用於高性能設計時,整個訊號鏈都需要非常低的雜訊。當訊號鏈需要額外的隔離時,性能會受到影響。

關於隔離,有三方面需要考慮:

  • 確保熱端有電的隔離電源
  • 確保資料路徑得到隔離的隔離資料
  • ADC(採樣時脈或轉換訊號)的時脈隔離,以防熱端不產生時脈

隔離電源(反馳拓撲與推挽拓撲的比較)

反馳式轉換器已廣泛被用於隔離電源。圖1顯示了反馳式轉換器簡單可行的特點。該拓撲的優勢是只需要很少的外部元件。反馳式轉換器只有一個整合開關。該開關可能是影響訊號鏈性能的主噪音源。對於高性能類比設計,反馳式轉換器會帶來很多中斷點,引起電磁輻射(稱為EMI),這可能會限制電路的性能。

Figure 1. A typical flyback converter topology.
圖1.典型的反馳式轉換器拓撲。

圖2顯示了變壓器L1和L2中的電流。在初級(L1)和次級(L2)繞組中,電流在短時間內從高值跳變為零。電流尖峰可以在圖3的I(L1)/I(L2)跡線中看到。電流和能量在初級電感中累積,當開關斷開時,它們被傳輸到次級電感,產生瞬變。需要降低切換雜訊效應導致的瞬變,因此,設計中必須插入緩衝器和濾波器。除了額外的濾波器之外,反馳拓撲的另一個缺點是磁性材料的利用率低,而所需的電感較高,因此變壓器較大。此外,反馳式轉換器的熱迴路也很大,不易管理。有關熱迴路之背景資訊,請參閱 應用筆記AN139

反馳式轉換器的另一個挑戰涉及切換頻率變化。圖3顯示了負載變化引起的頻率變化。如圖3a所示,t1 < t2。這表示fSWITCH隨著負載電流從較高負載電流I1減小到較低負載電流I2而變化。頻率的變化會在不可預測的時間產生內部雜訊。此外,頻率也會因元件不同而異,這使得更難以對其進行濾波,因為每個PCB都需要調整濾波。對於一款5 V輸入範圍的20位元SAR ADC,1 LSB相當於大約5μV。EMI雜訊引入的誤差應低於5μV,這表示為精密系統隔離電源時,不應選擇反馳拓撲。

還有其他電磁輻射騷擾較低的隔離電源架構。就輻射而言,推挽式轉換器比反馳式轉換器更合適。像 LT3999 這類的推挽式穩壓器提供了與ADC時脈同步的可能性,有助於實現高性能。圖4顯示了隔離電源電路中的LT3999與ADC採樣時脈同步的情況。請記住,初級到次級電容為切換雜訊提供了一個避免共模雜訊效應的返回路徑。該電容可以在PCB設計中利用重疊的頂層平面和第二層平面實現,以及/或者利用實際電容實

Figure 2. LT8301 switching currents in the transformer windings.
圖2.LT8301在變壓器繞組中切換電流。
Figure 3. (a) LT8301 frequency change with (b) a close-up of the frequency change from 2.13 ms to 2.23 ms.
圖3.(a) LT8301頻率變化,(b)從2.13 ms到2.23 ms的頻率變化的特寫。
Figure 4. An LT3999 with an ultralow noise postregulator.
圖4.具有超低雜訊後置穩壓器的LT3999。
Figure 5. LT3999 current waveforms.
圖5.LT3999電流波形。
Figure 6. LT3999 and the switching relation to the sync pin.
圖6.LT3999及其與同步接腳的切換關係。

圖5顯示了變壓器處的電流波形(初級側和次級側電流),其更佳利用了變壓器,提供更好的EMI行為。

圖6顯示了與外部時脈訊號的同步。採集階段的末端與同步接腳的正邊沿對齊。因此,將有一個大約4μs的較長安靜時間。這使得轉換器可以在該時間範圍內對輸入訊號進行採樣,並將隔離電源的瞬變效應降至最小。LTC2378-20的採集時間為312 ns,非常適合<1μs的安靜窗口。

資料隔離

資料隔離可以使用數位隔離器實現,例如ADuMx系列數位隔離器。這些數位隔離器可用於SPI、I2C、CAN等許多標準介面,例如 ADuM140 可用於SPI隔離。 為了實現資料隔離,只需將SPI訊號、SPI時脈、SDO、SCK和Busy連接到資料隔離器。在資料隔離中,電能通過電感隔離閘從初級側傳輸到次級側。需要增加電流返回路徑,這由電容來完成。該電容可以在PCB中利用重疊平面實現。

時脈隔離

時脈隔離是另一項重要任務。如果使用1 MHz採樣速率的20位元高性能ADC,例如LTC2378-20,可以實現104 dB的訊號雜訊(SNR)。為了實現高性能,需要無抖動時脈。為什麼不應使用像ADuM14x系列這樣的標準隔離器?標準隔離器會增加時脈抖動,從而限制ADC的性能。更多詳細資訊請參見 設計筆記DN1013

圖7顯示了不同頻率、不同類型時脈抖動下SNR的理論極限。像 LTC2378 這樣的高性能ADC的孔徑時脈抖動為4 ps,在200 kHz輸入下理論限值為106 dB。

Figure 7. Clock jitter vs. ADC performance.
圖7.時脈抖動與ADC性能的關係。

圖11顯示了使用PLL淨化時脈的更詳細框圖。您可以將ADF4360-9用於時脈淨化器,並在輸出端增加一個2分頻器。 AD7760 額定支援1.1 MHz。

Figure 8. Clock isolation using a standard isolator.
圖8.使用標準隔離器實現時脈隔離。

圖8顯示的標準時脈隔離器概念包括:

  • 諸如 ADuM250N 之良好的標準數位隔離器,其抖動為70 ps rms。對於100 dB SNR目標,由於時脈抖動,訊號採樣速率限制為20 kHz。
  • 而如 LTM2893 此優化的時脈隔離器,則提供30 ps rms的低抖動。對於100 dB SNR目標,現在的訊號採樣速率為50 kHz,在全部SNR性能下可提供更多頻寬。
Figure 9. Clock isolation using an LVDS clock isolator.
圖9.使用LVDS時脈隔離器實現時脈隔離。
  • 圖9:對於更高的輸入頻率,應使用LVDS隔離器。 ADN4654 提供2.6 ps抖動,接近ADC的最佳性能。在100 kHz輸入時,時脈抖動導致的SNR限值將是110 dB。
Figure 10. Clock isolation using an additional PLL for clock jitter cleaning.
圖10.使用額外PLL淨化時脈抖動的時脈隔離。
  • 圖10:使用PLL淨化時脈。 ADF4360-9 可協助減少時脈抖動。
Figure 11. An ADF4360-9 used as a clock cleaner.
圖11.ADF4360-9用於時脈淨化器。

因此,不能直接支援LTC2378等1 MSPS SAR ADC。在這種情況下,低抖動觸發器會有幫助。它將時脈2分頻。

Figure 12. A flip-flop used to get the clock down for the LTC2378.
圖12.觸發器用於降低時脈以用於LTC2378。
Figure 13. Clock generation at the isolated (hot) side.
圖13.隔離(熱)側的時脈產生。
  • 圖13:本地產生時脈是獲得具有所需抖動性能的時脈的另一個方案。本地時脈產生會使時脈架構更加複雜,因為它將非同步時脈域引入系統。例如,若要使用兩個單獨的隔離ADC,則時脈的絕對頻率將會不同,必須增加採樣速率轉換以重新匹配時脈。有關採樣速率轉換的一些細節,請參閱 工程師對話筆記EE-268

高性能Sigma-Delta ADC的時脈

時脈的類似問題也適用於高性能Sigma-Delta ADC,如AD7760。這裡,重要的時脈訊號是無抖動過採樣時脈,例如40 MHz。這種情況下不需要額外的分頻器。

結論

隔離式高性能ADC需要仔細設計隔離方案並選擇隔離技術,以實現高於100 dB的高性能SNR。應特別重視隔離時脈,因為時脈抖動的影響可能會破壞性能。其次應注意隔離電源。簡單的隔離拓撲(如反馳)會引入高EMI瞬變。

為了獲得更好的性能,應使用推挽式轉換器。還需要關注資料隔離(儘管不太重要),可用標準元件能提供良好性能,對整體系統性能的影響較小。本文所介紹的三個隔離主題,應能有助於設計人員提出高性能隔離系統解決方案。