從感測器到ADC的危險路徑:工程師該怎麼做?

作者:ADI應用工程師Hooman Hashemi


問題:

有沒有一個模組,能讓我直接將微小的感測器輸出訊號轉換為ADC輸入電壓?

RAQ Issue: 185

答案:

有的,ADI最新儀錶放大器系列,可以一舉完成如下任務:抑制共模訊號,放大差模訊號,將電壓轉換為符合要求的ADC輸入電壓,並且保護ADC免受過壓影響!

在無數的工業、汽車、儀器儀錶和眾多其他應用中,普遍存在著一項挑戰,就是如何將微小的感測器訊號正確連接到ADC,以實現數位化和資料獲取。感測器訊號通常很微弱,可能有很高雜訊,看上去像是一個非常高的阻抗源,位於大共模(CM)電壓之上。這些都是ADC輸入所不樂見的。本文將介紹最新整合解決方案,可以徹底解決工程師所提出超出當下能力範圍的問題。本文還會詳細介紹設計步驟,以便配置一個完整的感測器介面儀錶放大器來驅動ADC輸入。

Figure 1. The challenge of getting from the transducer to the ADC.
圖1.從感測器到達ADC的挑戰

什麼適合感測器,及,為何有問題?

這個問題的簡短答案是儀錶放大器。感測器適合連接的物件是儀錶放大器。

儀錶放大器具有高精度(低失調)和低雜訊特性,不會破壞小輸入訊號。其差分輸入適合於許多感測器訊號(如應變計、壓力感測器等),並且能夠抑制任何存在的共模訊號,僅留下我們感興趣的原始小電壓,而不會留下不需要的共模訊號。儀錶放大器具有很大的輸入阻抗,不會為感測器帶來負載,確保脆弱的訊號不受訊號處理的影響。此外,儀錶放大器通常使用單一外部電阻即可提供很大的增益和可選增益範圍,因而非常靈活,可讓目標小訊號適應遠高於訊號路徑雜訊位準的電壓和ADC類比輸入。儀錶放大器是針對精密性能而設計的,內部進行了調整,能夠在寬廣的工作溫度範圍內保持其性能,並且不受電源電壓變化的影響。儀錶放大器還具有極低的增益誤差,這也有助於其維持精度,並限制擺幅變化所造成的測量或訊號誤差

ADC輸入樂見什麼?

驅動ADC輸入可不是那麼容易。前端的內部電容(圖2中的CDAC)開關操作會引起電荷注入,這使得傳輸高線性度的穩定訊號以供ADC量化成為一項艱鉅的任務。驅動ADC輸入的驅動器必須能夠處理這些龐大的電荷注入,並在下一個轉換週期之前迅速穩定下來。此外,根據ADC解析度(位元數),驅動器的雜訊和失真不應成為限制因素。

Figure 2. ADC input driving is challenging.
圖2.ADC輸入驅動具有挑戰性

要達到上述要求絕非易事,特別是對於低功耗驅動器而言。另外,由於半導體製程的現代化,ADC工作電源電壓日漸下降。這種趨勢的不良副作用之一,是ADC輸入變得更容易受輸入過壓的影響,並可能造成傷害或損壞,而這就需要有外部電路來防範這種過壓。此類外部電路不僅不能將任何可測量雜訊加入訊號,而且不應限制頻寬或引起任何形式的失真。另外還非常希望整個電路能快速反應,並能從過壓事件中迅速地恢復。

偏移輸入訊號以符合ADC類比輸入電壓範圍也存在挑戰。為執行此任務而增加的任何電路元件都必須遵守前面列出的所有限制條件(即低失真、低雜訊、足夠的頻寬等)。

問題:如果儀錶放大器能夠直接驅動ADC就好了!

市面上的所有儀錶放大器都存在一些缺點,因此需要更多電路元件才能完成從物理世界(感測器)到數位世界(ADC)的路徑。傳統上,儀錶放大器不是驅動ADC的首選電路元件(某些ADC比其他ADC更精密)。儀錶放大器所做的事情已經夠多了,希望它做得更多似乎不公平!

克服ADC驅動器的諧波失真(HD)是一項困難的挑戰。下面是ADC驅動器必須滿足或超過的失真性能的運算式,其是ADC解析度的函數:

Equation 1

SINAD: SNR + 失真

ENOB:有效位元數

因此,對於16位元ENOB,SINAD≥98 dB

目前市場上的儀錶放大器通常不是為驅動ADC輸入而設計的。造成這種情況的最常見的原因,是這些元件缺乏高解析度ADC所需的線性度。線性度或諧波失真(也稱為THD,即總諧波失真)是最有可能的限制因素,儀錶放大器因此而無法直接驅動ADC。當複雜波形被數位化後,一旦其被失真項干擾,訊號便無法與此類干擾區分開來,資料擷取將被破壞!驅動器還應能夠從之前解釋的ADC輸入電荷注入瞬態中快速穩定下來。

當下的解決方案得到改善

現在,新的儀錶放大器系列不僅能夠完成儀錶放大器傳統上所做的所有事情,而且能非常良好地直接驅動ADC並保護ADC輸入! LT6372-1 (支援0 dB到60 dB的增益)和 LT6372-0.2 (支援–14 dB到+46 dB的增益/衰減)可以協助完成精密感測器介面的任務,直接驅動ADC輸入。

Figure 3. An ideal transducer/ADC driver visualized.
圖3.理想的感測器放大器/ADC驅動器

使用諸如LT6372系列的高精度、低雜訊儀錶放大器來直接驅動ADC類比輸入具有明顯的優勢,無需再增加一個放大或緩衝級。其中的一些好處包括:減少元件數量,降低功耗和成本,縮小電路板面積,提供高CMR、卓越的直流精度、低1/f雜訊,透過單一元件選擇增益。

許多被選作ADC驅動器的高速運算放大器可能沒有LT6372系列所具有的低1/f雜訊特性,原因是後者採用專有製程製造。此外,可能需要增加額外的緩衝和增益級以放大微小的感測器訊號。採用儀錶放大器直接驅動ADC時,放大器級或基準電壓源都沒有與之相當的額外噪音源或直流偏移項。

LT6372-1和LT6372-0.2具有極高的輸入阻抗,可以與感測器或類似訊號輸入介面,並提供大增益(LT6372-1)或衰減(LT6372-0.2)而不會引起負載效應,同時其低失真和低雜訊可確保精確轉換而不會降低性能,支援16位元和更低解析度ADC以高達150 kSPS的速率運作。圖4顯示了在給定增益設定下,每個元件可實現的頻寬。

Figure 4. LT6372-1 and LT6372-0.2 frequency response at various gains.
圖4.LT6372-1和LT6372-0.2在各種增益下的頻率回應

LT6372-1失真與頻率的關係參見圖5,應確保失真項不會影響ADC在最高目標頻率的THD性能。以ADC LTC2367-16 為例,其SINAD規格為94.7 dB。為確保驅動器不是主要因素,圖5顯示LT6372-1是小於約5kHz頻率的合適選擇。

Figure 5. LT6372-1 THD vs. frequency.
圖5.LT6372-1 THD與頻率的關係

LT6372-1用於ADC驅動器的精妙之處

除前面提到的優點之外,LT6372系列的分離基準電壓架構(在圖6中顯示為分開的RF1和RF2接腳)則允許以將訊號直接有效地平移到ADC FS電壓範圍內,而無需使用額外的基準電壓源和其他外部電路來達到相同目的,從而降低成本和複雜性。對於大多數ADC,REF2(此處顯示與VOCM直流電壓相連)將與ADC VREF電壓相連,這將確保ADC類比輸入中間位準為VREF/2。

Figure 6. LT6372 split-reference used to shift signal to an ADC analog input.
圖6.LT6372分離基準電壓用於將訊號移至ADC類比輸入訊號範圍內

LT6372系列的內建輸出箝位(CLHI和CLLO)確保ADC的敏感輸入不會受到正向或負向瞬變的破壞或可能的損害。該系列支援無失真的輸出擺幅達到箝位電壓,並能夠快速回應和恢復,從而在可能的瞬變觸發任一箝位之後保護ADC並使之迅速恢復正常工作。

有些SAR ADC的類比輸入為放大器驅動帶來了具挑戰性的負載。放大器需要有低雜訊和快速建立特性,並具備高直流精度,以將干擾訊號的擾動保持在一個LSB或更小。更高的採樣速率和更高階的ADC對放大器的要求也更高。圖7顯示了典型SAR ADC的輸入。

Figure 7. SAR ADC input in acquisition/sampling mode.
圖7.採集/採樣模式下的SAR ADC輸入

圖7所示的切換位置對應於採樣或採集模式,在該模式下,類比輸入連接到採樣電容CDAC,然後在下一工作階段開始轉換。

在此階段開始之前,切換S2已將CDAC電壓放電至0 V或其他偏置點,例如FS/2。在採樣週期開始時,S1閉合且S2斷開,VSH和類比輸入的電壓差導致瞬態電流流動,使得CDAC可以充電達到類比輸入電壓。對於較高採樣速率的ADC,該電流可能高達50 mA。電容CEXT有助於緩解該電流階躍引起的放大器輸出電壓的階躍變化,但放大器仍會受到其干擾,需要在採集週期結束之前及時建立。電阻REXT將驅動器與CEXT隔開,並且在驅動大電容時還能降低其對穩定性的影響。關於REXT和CEXT值的選擇,需要權衡這種電流注入造成的更大隔離與以這種方式形成的低通濾波器所導致的建立時間性能下降。此濾波器也有助於減小帶外雜訊並改善SNR,不過這不是其主要功能。

ADC前端RC元件值設計

選擇REXT和CEXT的值時要考慮很多因素。以下是影響FFT或其他方式測得的ADC動態回應的因素總結:

  • CEXT:充當輸入電荷反沖的電荷桶,使電壓階躍最小,從而改善建立時間。
    • 太大:可能會影響放大器穩定性,並可能將LPF滾降頻率降得太低而無法讓訊號通過。
    • 太小:ADC輸入的電荷反沖太大,無法及時建立。
  • REXT:在放大器輸出和CEXT之間提供隔離,以確保穩定性。
    • 太大:可能會使建立時間常數過長。當計入ADC輸入非線性阻抗時,也可能導致THD升高1。可能會增加IR壓降誤差。
    • 太小:由於CEXT,放大器可能變得不穩定或其正向路徑建立可能會受到影響。

下面是設計REXT和CEXT值的一些設計步驟,以LT2367-16 ADC為例,其由LT6372-1驅動,最大輸入頻率fIN為2kHz,採樣速率為150 kSPS(下面某些公式的完整推導參見參考文獻1):

選擇足夠大的CEXT充當電荷桶,大幅減少電荷反沖:

 

Equation 2

 

其中:

CDAC:ADC輸入電容 = 45 pF (LTC2367-16)

→ CEXT = 10 nF (選定值)

使用下式計算ADC輸入電壓階躍VSTEP

 

Equation 3

 

其中:

VREF = 5 V (LTC2367-16)

CDAC: ADC輸入電容 = 45 pF (LTC2367-16)

CEXT = 10 nF(之前)

            → VSTEP = 22 mV (計算值)

注意:此VSTEP函數假設CDAC在每個採樣週期結束時都放電至地,LTC2367-16也是如此。參考文獻1中的VSTEP公式使用了不同的假設,因為它是針對ADC架構的,CDAC電壓對於每個樣本保持不變。

假設階躍輸入以指數方式建立,計算需要多少個輸入REXT×CEXT時間常數NTC才能建立:

 

Equation 4

 

其中:

VSTEP:之前計算的ADC輸入電壓階躍

VHALF_LSB: LSB/2,單位為伏特。對於5 V FS和16位,其為 38 µV (= 5 V/217)

            → NTC = 6.4 個時間常數

計算時間常數 τ:

 

Equation 5

 

其中:

tACQ: ADC採集時間; tACQ = tCYC – tHOLD

假設取樣速率為150 kSPS:

tCYC = 6.67 μs (= 1/150 kHz)

tHOLD = 0.54 μs (LTC2367-16)

因此: tACQ = 6.13 μs

            → τ ≤ 0.96 µs

在已知τ和CEXT的情況下,可以計算REXT

 

Equation 6

 

            → REXT ≤ 96 Ω

現在我們有了外部RC值,所選ADC可以適當地建立。如果計算出的REXT過高,可以增加CEXT並重新計算REXT以減小其值,反之亦然。圖8顯示了CEXT的選定值和對應的REXT值,用以簡化本例工作條件下的計算任務。

Figure 8. ADC external input RC relationship for proper settling.
圖8.ADC正確建立對應的外部輸入RC關係。

使用前面的步驟找到合適的REXT和CEXT起始值。應執行基準測試和評估,並根據需要優化這些值,同時牢記此類變動對性能的影響。

總結

本文介紹了一個新的儀錶放大器系列,它能協助連通感測器與資料擷取元件。本文詳細探討了這些元件的特性,並透過一個實際的例子說明了如何設計ADC前端元件,以確保驅動器與ADC的組合能夠達到預期的解析度。

參考文獻

1 Alan Walsh. "Front-End Amplifier and RC Filter Design for a Precision SAR Analog-to-Digital Converter." 《類比對話》,2012年12月。