高速ADC電源域

作者:Umesh Jayamohan


問:

高速ADC為什麼有如此多電源域?

RAQ Issue: 153

答案:

在採樣速率和可用頻寬方面,木前的射頻類比數位轉換器(RF ADC)已有長足的發展。其中還納入了大量數位處理功能,電源方面的複雜性也更加的提高。那麼,今日的RF ADC為什麼有這麼多不同的電源軌和電源域呢?

為瞭解電源域和電源的成長情況,我們需要追溯到ADC的歷史脈絡。早在ADC不過爾爾的時候,採樣速度很慢,大約在數十MHz內,而數位內容很少,幾乎不存在。電路的數位部分主要涉及如何將資料傳輸到數位接收邏輯——專用積體電路(ASIC)或現場可編程邏輯閘陣列(FPGA)。用於製造這些電路的製程節點幾何尺寸較大,大約在180 nm或者更大,使用單電壓軌(1.8 V)和兩個不同的域(AVDD和DVDD,分別用於類比域和數位域),便可獲得足夠好的性能。

隨著矽處理技術的改進,電晶體的幾何尺寸不斷減小,意味著每mm2面積上可以容納更多的電晶體(即特徵)。但是,人們仍然希望ADC實現與其前一代元件相同(或更高)的性能。現在,ADC的設計採取了多層面的方法,其中:

  • 採樣速度和類比頻寬必須得到提升
  • 性能必須與前一代相同或更高
  • 納入更多晶片內數位處理功能來輔助數位接收邏輯

以下將進一步討論上述各方面特性以及其對晶片設計所構成的挑戰 :

需要高速度

在CMOS技術中,提高速度(頻寬)的最普遍方法是讓電晶體幾何尺寸變小。使用更精細的CMOS電晶體可降低寄生效應,從而有助於提高電晶體的速度。電晶體速度越快,則頻寬越寬。數位電路的功耗與切換開關速度有直接關係,與電源電壓則是平方關係,如下式所示:

Equation 1

其中:

P為功耗

CLD 為負載電容

V 為電源電壓

fSW 為切換開關頻率

幾何尺寸越小,電路設計人員能實現的電路速度就越快,而每MHz每個電晶體的功耗與上一代相同。以 AD9680AD9695為例,二者分別採用65 nm和28 nm CMOS技術設計而成。在1.25 GSPS和1.3 GSPS時,AD9680和AD9695的功耗分別為3.7 W和1.6 W。這說明了,當架構大致相同時,採用28 nm製程的電路功耗比採用65 nm工藝製造的相同電路的功耗要低一半。因此,在消耗相同功率的情況下,28 nm製程電路的運行速度可以是65 nm製程電路的一倍。AD9208對於此點有非常良好的說明。

裕量最重要

對更寬採樣頻寬的需求促使業界採用更精細的幾何尺寸,不過對資料轉換器性能(如雜訊和線性度)的期望仍然存在。這對類比設計提出了獨特的挑戰。轉向更小幾何尺寸其中一個不希望出現的結果,是電源電壓降低,這使得開發類比電路以操作在高採樣速率、並保持相同的雜訊/線性度性能所需的裕量大大的降低了。為了克服這一個限制,電路設計有不同的電壓軌以提供所需的雜訊和線性度性能。例如在AD9208中,0.975 V電源可為需要快速切換的電路供電。這包括比較器和其他相關電路,以及數位和驅動器輸出。1.9 V電源為參考電壓和其他偏置電路供電。2.5 V電源為輸入緩衝器供電,而要在高類比頻率下操作,裕量必須很高。沒有必要為緩衝器提供2.5 V電源,它也可以操作在1.9 V。電壓軌的降低會導致線性度性能下降。數位電路不需要裕量,因為最重要的參數是速度。所以,數位電路通常以最低電源電壓運行,以獲取CMOS開關速度和功耗的優勢。這在新一代ADC中很明顯,其最低電壓軌已降低至0.975 V。以下的表1則列出了若干常見的ADC。

表1:產品比較
產品 採樣速率(MSPS) 製程節點 (nm) 電壓軌(V)
AD9467 250 180 1.8, 3.3 AVDD1, AVDD2, AVDD3, DRVDD
AD9625 2500 65 1.3, 2.5 AVDD1, AVDD2, DRVDD1, DRVDD2, DVDD1, DVDD2, DVDDIO, SPI_VDDIO
AD9208 3000 28 0.975, 1.9, 2.5 AVDD1, AVDD2, AVDD3, AVDD1_SR, DVDD, DRVDD1, DRVDD2, SPIVDD

隔離是關鍵

隨著業界轉向深亞微米技術和高速切換開關電路,功能整合度也正在提高中。以AD9467 和AD9208為例,AD9467採用180 nm BiCMOS 製程,而AD9208採用28 nm CMOS製程。當然,AD9467的雜訊密度約為-157 dBFS/Hz,而AD9208的雜訊密度約為-152 dBFS/Hz。但是,如果拿產品手冊做一個簡單的計算,取總功耗(每通道)並將其除以解析度和採樣速率,就可以看到,AD9467的功耗約為330μW/位/MSPS,而AD9208僅為40μW/位/MSPS。相較於AD9467,AD9208具有更高的採樣速率(3 GSPS對250 MSPS)和高得多的輸入頻寬(9 GHz對0.9 GHz),並且整合了更多數位特性。AD9208可以完成所有這些工作,每位元每MSPS的功耗只有大約1/8。每位元每MSPS的功耗不是工業標準指標,其在本例中的作用是突出ADC設計中使用更小尺寸製程的優勢。當超快電路在非常近的距離內運行時,各個模組之間總會存在耦合或震顫的風險。為了改善隔離,設計者必須考慮各種耦合機制。最明顯的機制是透過共用電源域。如果電源域盡可能遠離電路,那麼共用同一電壓軌(AD9208為0.975 V)的數位電路和類比電路發生震顫的可能性將非常小。在矽晶片中,電源已被分開,接地也是如此。封裝設計繼續貫徹了這種隔離電源域處理。由此所得的同一封裝內不同電源域和地的劃分,如表2所示,其是以AD9208為例。

表2:AD9208電源域和接地域
電壓域 電壓軌 (V) 說明
AVDD1 0.975 類比電源
AVDD1_SR 0.975 SYSREF的類比電源
AVDD2 1.9 類比電源
AVDD3 2.5 類比電源
DVDD 0.975 數位電源
DRVDD1 0.975 數位驅動器電源
DRVDD2 1.9 數位驅動器電源
SPIVDD 1.9 SPI的類比電源
AGND AVDD1、AVDD1_SR、AVDD2和AVDD3的類比接地回路
AGND1 時脈域的接地參考
AGND2 SYSREF±接地參考
AGND3 隔離地;晶片上類比域和數位域之間的隔離閘
DGND DVDD和SPIVDD的數位接地回路
DRGND DRVDD1和DRVDD2的數位驅動器接地回路

顯示AD9208各不同域的針腳排列圖如圖1所示。

Figure 1
圖1.AD9208針腳配置(頂視圖)

這可能會讓系統設計人員驚慌失措。乍看之下,產品手冊給人的印象是這些域需要分開處理以優化系統性能。

看不到盡頭?

情況並不像看起來那麼可怕。產品手冊的目的僅僅是喚起人們對各種敏感域的關注,讓系統設計人員可以關注PDN(電源輸送網路)設計,對其進行適當的劃分。共用相同供電軌的大多數電源域和接地域可以合併,因此PDN可以簡化。這使得BOM(物料清單)和佈局得以簡化。根據設計約束,圖2和圖3顯示了AD9208的兩種PDN設計方法。

Figure 2
圖2.AD9208 針腳配置(頂視圖)
Figure 3
圖3.AD9208 PDN,DC-DC轉換器為所有域供電

透過充分濾波和佈局分離,各個域可以合理佈置,使得ADC性能最大化,同時降低BOM和PDN複雜性。各接地域採用開爾文連接方法也會改善隔離。從網表角度來看,仍然只有一個GND網。電路板可以劃分為不同接地域以提供充分的隔離。在AD9208的評估板AD9208-3000EBZ中,不同接地分區在第9層上形成開爾文連接。圖4所示為10層PCB(印刷電路板)AD9208-3000EBZ的橫截面,其顯示了不同GND連接。

Figure 4
圖4.AD9208下方的AD9208-3000 EBZ PCB橫截面

所以,這不是世界末日?

絕對不是。僅僅因為AD9208 產品手冊顯示了所有這些域,並不意味著它們在系統板上必須全部分離。瞭解系統性能目標和ADC目標性能對優化ADC的PDN 具有重要的作用。在電路板上使用智慧分區以減少不必要的接地回路,是將各個域之間的串擾降到最低的關鍵。適當地共用電源域,同時滿足隔離要求,將能簡化PDN和BOM。


作者

Umesh Jayamohan

Umesh Jayamohan

Umesh Jayamohan 是ADI公司高速轉換器部(位於北卡羅來納州格林斯博羅)的應用工程師,於2010年加入ADI。Umesh於1998年獲得印度喀拉拉大學電氣工程學士學位,於2002年獲得美國亞利桑那州立大學電氣工程碩士學位。