鎖相迴路(PLL)基本原理

摘要:

鎖相迴路(PLL)電路存在於各種高頻應用中,從簡單的時脈淨化電路到用於高性能無線電通信鏈路的本振(LO),以及向量網路分析儀(VNA)中的超快開關頻率合成器。本文將參考上述各種應用來介紹PLL電路的一些構建模組,以指導元件選擇和每種不同應用內部的權衡考慮,這對新手和PLL專家均有幫助。本文參考ADI公司的ADF4xxx和HMCxxx系列PLL和壓控振盪器(VCO),並使用ADIsimPLL(ADI公司內部PLL電路模擬器)來展示不同電路性能參數。

基本配置:時脈淨化電路

鎖相迴路的最基本配置是將參考訊號(FREF)的相位與可調回饋訊號(RFIN) F0的相位進行比較,如圖1所示。圖2中有一個在頻域中工作的負反饋控制迴路路。當比較結果處於穩態,即輸出頻率和相位與誤差檢測器的輸入頻率和相位匹配時,我們就可說PLL被鎖定。就本文而言,我們僅考慮ADI公司ADF4xxx系列PLL所實現的經典數位PLL架構。

該電路的第一個基本元件,是鑒頻鑒相器(PFD)。PFD將輸入到REFIN的頻率和相位與回饋到RFIN的頻率和相位進行比較。 ADF4002是一款可配置為獨立PFD(回饋分頻器N = 1)的PLL。因此,它可以與高品質壓控晶體振盪器(VCXO)和窄低通濾波器一起使用,以淨化高雜訊REFIN時脈。

Figure 1
圖1. PLL基本配置
Figure 2
圖2.PLL基本配置

鑒頻鑒相器

Figure 3
圖3.鑒頻鑒相器

圖3中的鑒頻鑒相器將+IN端的FREF輸入與和-IN端的回饋訊號進行比較。它使用兩個D型觸發器和一個延遲元件。一路Q輸出使能正電流源,另一路Q輸出使能負電流源。這些電流源就是所謂電荷泵。有關PFD操作的更多詳細資訊,請參閱參考文章"用於高頻接收器和發射器的鎖相迴路"。

使用這種架構,下面+IN端的輸入頻率高於-IN端(圖4),電荷泵輸出會推高電流,其在PLL低通濾波器中積分後,會使VCO調諧電壓上升。如此,-IN頻率將隨著VCO頻率的提高而提高,兩個PFD輸入最終會收斂或鎖定到相同頻率(圖5)。如果-IN頻率高於+IN頻率,則發生相反的情況。

Figure 4
圖4.PFD錯相和頻率失鎖
Figure 5
圖5.鑒頻鑒相器、頻率和鎖相

回到原先需要淨化的高雜訊時脈例子,時脈、自由運行VCXO和閉迴路PLL的相位雜訊曲線可以在ADIsimPLL中建模。

Figure 6
圖6.參考雜訊
Figure 7
圖7.自由運行VCXO
Figure 8
圖8.總PLL雜訊

從所示的ADIsimPLL曲線中可以看出,REFIN的高相位雜訊(圖6)由低通濾波器濾除。由PLL的參考和PFD電路貢獻的所有頻內雜訊都被低通濾波器濾除,只在迴路路頻寬外(圖8)留下低得多的VCXO雜訊(圖7)。當輸出頻率等於輸入頻率時,PLL配置最簡單。這種PLL稱為時脈淨化PLL。對於此類時脈淨化應用,建議使用窄頻寬(<1kHz)低通濾波器。

高頻整數N分頻架構

為了產生一系列更高頻率,應使用VCO,其調諧範圍比VCXO更寬。這常用於跳頻或擴頻跳頻(FHSS)應用中。在這種PLL中,輸出是參考頻率的很多倍。壓控振盪器含有可變調諧元件,例如變容二極體,其電容隨輸入電壓而改變,形成一個可調諧振電路,從而可以產生一系列頻率(圖9)。PLL可以被認為是該VCO的控制系統。

回饋分頻器用於將VCO頻率分頻為PFD頻率,從而允許PLL生成PFD頻率倍數的輸出頻率。分頻器也可以用在參考路徑中,這樣就可以使用比PFD頻率更高的參考頻率。ADI的ADF4108就是這樣的PLL。PLL計數器是電路中要考慮的第二個基本元件。

Figure 9
圖9.壓控振盪器

PLL的關鍵性能參數是相位雜訊、頻率合成過程中的多餘副產物或雜散頻率(簡稱雜散)。對於整數N PLL分頻,雜散頻率由PFD頻率產生。來自電荷泵的漏電流會調變VCO的調諧埠。低通濾波器可減輕這種影響,而且頻寬越窄,對雜散頻率的濾波越強。理想單音訊號沒有雜訊或額外雜散頻率(圖10),但在實際應用中,相位雜訊像裙擺一樣出現在載波邊緣,如圖11所示。單邊頻相位雜訊是指在距離載波的指定頻率偏移處,1 Hz頻寬內相對於載波的雜訊功率。

Figure 10
圖10.理想LO頻譜
Figure 11
圖11.單邊頻相位雜訊

整數N和小數N分頻器

在窄頻應用中,通道間隔很窄(通常<5MHz),回饋計數器N很高。透過使用雙模P/P + 1預分頻器,如圖12所示,可以利用一個小電路獲得高N值,並且N值可以利用公式N = PB + A來計算;以8/9預分頻器和90的N值為例,計算可得B值為11,A值為2。對於A或2個週期,雙模預分頻器將進行9分頻。對於剩餘的(B-A)或9個週期,它將進行8分頻,如表1所示。預分頻器一般利用較高頻率電路技術設計,例如雙極性射極耦合邏輯(ECL)電路,而A和B計數器可以接受這種較低頻率的預分頻器輸出,其可以利用低速CMOS電路製造,以減少電路面積和功耗。像ADF4002這樣的低頻淨化PLL省去了預分頻器。

Figure 12
圖12.具有雙模N計數器的PLL
表1.雙模預分頻器操作
N值 P/P + 1 B值 A值
90 9 11 2
81 9 10 1
72 8 9 0
64 8 8 0
56 8 7 0
48 8 6 0
40 8 5 0
32 8 4 0
24 8 3 0
16 8 2 0
8 8 1 0
0 8 0 0

頻內(PLL迴路路濾波器頻寬內)相位雜訊受N值直接影響,頻內雜訊增幅為20log(N)。因此,對於N值很高的窄頻應用,頻內雜訊主要由高N值決定。利用小數N分頻合成器(例如 ADF4159 或 HMC704),可以實現N值低得多但仍有精細解析度的系統。這樣一來,頻內相位雜訊可以大大降低。圖13至圖16說明了其實現原理。在這些示例中,使用兩個PLL來生成適合於5G系統本振(LO)的7.4 GHz至7.6 GHz頻率,通道解析度為1 MHz。ADF4108以整數N分頻配置使用(圖13),HMC704以小數N分頻配置使用。HMC704(圖14)可以使用50 MHz PFD頻率,這會降低N值,從而降低頻內雜訊,同時仍然支援1 MHz(或更小)的頻率步長——可注意到性能改善15 dB(在8 kHz偏移頻率處)(圖15與圖16對比)。但是,ADF4108必須使用1 MHz PFD才能實現相同的解析度。

對於小數N分頻PLL務必要小心,確保雜散不會降低系統性能。對於HMC704之類的PLL,整數邊界雜散(當N值的小數部分接近0或1時產生,例如147.98或148.02非常接近整數值148)最需要關注。解決方法是對VCO輸出到RF輸入進行緩衝,以及/或者做精心的規劃頻率,改變REFIN以避免易發生問題的頻率。

 

Figure 13
圖13.整數N分頻PLL

 

 

Figure 14
圖14.小數N分頻PLL

 

 

Figure 15
圖15.整數N分頻PLL頻內相位雜訊

 

 

Figure 16
圖16.小數N分頻PLL頻內相位雜訊

 

對於大多數PLL,頻內雜訊高度依賴於N值,也取決於PFD頻率。從頻內相位雜訊測量結果的平坦部分減去20log(N)和10log(FPFD)得到品質因數(FOM)。選擇PLL的常用指標是比較FOM。影響頻內雜訊的另一個因素是1/f雜訊,它取決於元件的輸出頻率。FOM貢獻和1/f雜訊,再加上參考雜訊,決定了PLL系統的頻內雜訊。

用於5G通信的窄頻LO

對於通訊系統,從PLL角度來看,主要規格有誤差向量幅度(EVM)和VCO阻塞。EVM在範圍上與積分相位雜訊類似,考慮的是一系列偏移上的雜訊貢獻。對於前面列出的5G系統,積分限非常寬,從1 kHz開始持續到100 MHz。EVM可被認為是理想調變訊號相對於理想點的性能降幅百分比(圖17)。類似地,積分相位雜訊將相對於載波的不同偏移處的雜訊功率進行積分,表示透過配置可以計算EVM、積分相位雜訊、均方根相位誤差和抖動。現代訊號源分析儀也會包含這些數值(圖18),只需按一下按鈕即可得到。隨著調變方案中密度的增加,EVM變得非常重要。對於16-QAM,根據ETSI規範3GPP TS 36.104,EVM最低要求為12.5%。對於64-QAM,該要求為8%。然而,由於EVM包括各種其他非理想參數(功率放大器失真和不需要的混頻產物引起),因此積分雜訊通常有單獨的定義(以dBc為單位)。

Figure 17
圖17.相位誤差視覺化

 

 

Figure 18
圖18.訊號源分析儀圖

 

VCO阻塞規範在需要考慮強發射存在的蜂巢式系統中非常重要。如果接收器訊號很弱,並且VCO雜訊太高,那麼附近的發射器訊號可能會向下混頻,淹沒目標訊號(圖19)。圖19演示了如果接收器VCO雜訊很高,附近的發射器(相距800 kHz)以-25 dBm功率發射時,如何淹沒-101 dBm的目標訊號。這些規範構成無線通訊標準的一部分。阻塞規範直接影響VCO的性能要求。

 

Figure 19
圖19.VCO雜訊阻塞

 

壓控振盪器(VCO)

我們的電路中需要考慮的下一個PLL電路元件是壓控振盪器。對於VCO,相位雜訊、頻率覆蓋範圍和功耗之間的權衡十分重要。振盪器的品質因數(Q)越高,VCO相位雜訊越低。然而,較高Q電路的頻率範圍比較窄。提高電源電壓也會降低相位雜訊。在ADI的VCO系列中, HMC507的覆蓋範圍為6650 MHz至7650 MHz,100 kHz時的VCO雜訊約為-115 dBc/Hz。相較之下, HMC586 覆蓋了從4000 MHz到8000 MHz的全部倍頻程,但相位雜訊較高,為-100 dBc/Hz。為使這種VCO的相位雜訊最小,一種策略是提高VCO調諧電壓VTUNE的範圍(可達20 V或更高)。這會增加PLL電路的複雜性,因為大多數PLL電荷泵只能調諧到5 V,所以利用一個由運算放大器組成的有源濾波器來提高PLL電路的調諧電壓。

多頻段集成PLL和VCO

另一種擴大頻率覆蓋範圍而不惡化VCO相位雜訊性能的策略,是使用多頻段VCO,其中重疊的頻率範圍用於覆蓋一個倍頻程的頻率範圍,較低頻率可以利用VCO輸出端的分頻器產生。ADF4356就是這種元件,它使用四個主VCO核心,每個核心具備256個重疊頻率範圍。該元件使用內部參考和回饋分頻器來選擇合適的VCO頻段,此過程被稱為VCO頻段選擇或自動校準。

多頻段VCO的寬調諧範圍使其適用於寬頻儀器,可產生範圍廣泛的頻率。此外,39位小數N解析度使其成為精密頻率應用的理想選擇。在向量網路分析儀等儀器中,超快開關速度至關重要。這可以透過使用非常寬的低通濾波器頻寬來實現,它能非常快地調諧到最終頻率。在這些應用中,透過使用查閱資料表(針對每個頻率直接寫入頻率值)可以繞過自動頻率校準程式,也可以使用真正的單核寬頻VCO,如 HMC733 ,其複雜性更低。

對於鎖相迴路電路,低通濾波器的頻寬對系統建立時間有直接影響。低通濾波器是我們電路中的最後一個元件。如果建立時間至關重要,應將迴路路頻寬增加到允許的最大頻寬,以實現穩定鎖定並滿足相位雜訊和雜散頻率目標。通訊鏈路中的窄頻要求意味著使用HMC507時,為使積分雜訊最小(30 kHz至100 MHz之間),低通濾波器的最佳頻寬約為207 kHz(圖20)。這會貢獻大約-51 dBc的積分雜訊,可在大約51μs內實現頻率鎖定,誤差範圍為1 kHz(圖22)。

相較之下,寬頻HMC586(覆蓋4 GHz至8 GHz)以更接近300 kHz頻寬的更寬頻寬實現最佳均方根相位雜訊(圖21),積分雜訊為-44 dBc。但是,它在不到27μs的時間內實現相同精度的頻率鎖定(圖23)。正確的元件選擇和周圍電路設計對於實現應用的最佳結果至關重要。

Figure 20
圖20.相位雜訊HMC704加HMC507

 

Figure 21
圖21.相位雜訊HMC704加HMC586

 

Figure 22
圖22.頻率建立:HMC704加HMC507

 

 

Figure 23
圖23.HMC704加HMC586

 

低抖動時脈

對於高速數位類比轉換器(DAC)和高速類比數位轉換器(ADC),乾淨的低抖動採樣時脈是必不可少的構建模組。為使頻內雜訊最小,應選擇較低的N值;但為使雜散雜訊最小,最好選擇整數N值。時脈往往是固定頻率,因此可以選擇頻率以確保REFIN頻率恰好是輸入頻率的整數倍。如此能保證PLL頻內雜訊最低。選擇VCO(無論整合與否)時,須確保其雜訊對應用而言足夠低,尤其要注意寬頻雜訊。然後需要精心放置低通濾波器,以確保頻內PLL雜訊與VCO雜訊相交——如此可確保均方根抖動最低。相位裕度為60°的低通濾波器可確保濾波器峰值最低,從而最大限度地減少抖動。如此一來低抖動時脈就落在本文討論的第一個電路的時脈淨化應用,和所討論的最後一個電路的快速開關能力之間。

對於時脈電路,時脈的均方根抖動是關鍵性能參數。這可以利用ADIsimPLL估算,或使用訊號源分析儀測量。對於像 ADF5356這樣的高性能PLL元件,相對較寬的低通濾波器頻寬(132 kHz),配合Wenxel OCXO之類的超低REFIN源,允許用戶設計均方根抖動低於90 fs的時脈(圖26)。操縱PLL迴路路濾波器頻寬(LBW)的位置表明,如果降低太多,VCO雜訊在偏移較小時(圖24)將開始占主導地位,頻內PLL雜訊實際上會降低,而如果提高太多的話,頻內雜訊在偏移處占主導地位,VCO雜訊則顯著降低(圖25)。

Figure 24
圖24.LBW = 10 kHz,331 fs抖動

 

Figure 25
圖25.LBW = 500 kHz,111 fs抖動

 

 

Figure 26
圖26.LBW = 132 kHz,83 fs抖動

 


參考文獻

Collins, Ian. "Integrated PLLs and VCOs for Wireless Applications." Radio Electronics, 2010.

Curtin, Mike and Paul O'Brien. "Phase-Locked Loops for High Frequency Receivers and Transmitters." Analog Dialogue, Vol. 33, 1999.


Author

Ian Collins

Ian Collins

Ian Collins graduated from University College Cork with a degree in electrical and electronic engineering and has worked in the RF and Microwave Group of Analog Devices since 2000. He is currently applications manager of the Microwave Frequency Generation Group, which focuses mainly on phase-locked loop (PLL) and voltage controlled oscillator (VCO) products. When not spending time at work or with his young family, Ian enjoys photography and the theater (both on- and off-stage), reading, and listening to music.