為工業4.0啟用可靠且基於狀態的有線監控——第2部分

作者：ADI 系統應用工程師 Richard Anslow 及 Dara O’Sullivan


簡介

在 “為工業4.0啟用可靠的基於狀態的有線監控——第1部分,”一文中，我們介紹了ADI的有線介面解決方案，該方案説明客戶縮短設計週期和測試時間，讓工業CbM解決方案更快地進入市場。本文探討了多個面向，包含選擇合適的MEMS加速度計和實體層，以及EMC性能和電源設計。此外，還包含第一部分介紹的三種設計解決方案和性能權衡。本文為第二部分，著重介紹第一部分展示的SPI至RS-485/RS-422設計解決方案的實體層設計考量。

為MEMS實現有線實體層介面的常見挑戰包括管理EMC可靠性和資料完整性。但是，在RS-485/RS-422長電纜上分佈SPI之類的時脈同步介面，同時在相同的雙絞線（虛假電源）上部署電源和資料時，會帶來更多挑戰。本文討論以下關鍵問題，並就實體層介面設計提供建議：

  • 管理系統時間同步
  • 推薦的資料速率與電纜長度
  • 適用於共用電源和資料架構的濾波器設計和模擬
  • 虛假電源結構中的被動元件性能權衡
  • 元件選擇和系統設計視窗
  • 試驗性測量

時間同步和電纜長度

設計SPI至RS-485/RS-422鏈路時，電纜和元件會影響系統時脈和資料同步。在長電纜中傳輸時，SCLK訊號會在電纜中產生傳播延遲，100米長的電纜會延遲約400ns到500 ns。對於MOSI資料傳輸，MOSI和SCLK會被電纜延遲同等時間。然而，由從機MISO發送到主機的資料會出現兩倍傳播延遲，因而不再與SCLK同步。可能的最大SPI SCLK基於系統傳播延遲設置，包括電纜傳播延遲，以及主機和從機元件傳播延遲。

圖1展示系統傳播延遲如何導致SPI主機上出現不準確的SPI MISO採樣。對於沒有採用RS-485/RS-422電纜的系統，MISO資料和SPI SCLK會以低延遲或無延遲同步。對於採用了電纜的系統，SPI從機上的MISO資料與SPI SCLK之間存在一個系統傳播延遲，如圖1中的tpd1所示。回到主機的MISO資料存在兩個系統傳播延遲，如tpd2所示。當資料由於電纜和元件傳播延遲而右移時，會發生不準確的資料採樣。

Synchronization of MISO data and SPI SCLK for a system with and without a long RS-485/RS-422 cable

圖1.採用與不採用RS-485/RS-422長電纜的系統的MISO資料和SPI SCLK同步。

為了防止出現不準確的MISO採樣，可以縮短電纜長度、降低SPI SCLK，或者在主控制器中建置SPI SCLK補償方案（時脈相位偏移）。理論上，系統傳播延遲應該小於SCLK時脈週期的50%，以實現無錯通訊；在實踐中，可以將系統延遲限值確定為SCLK的40%，這可以作為一般規則。

圖2針對1.1部分中描述的兩個SPI至RS-485/RS-422設計提供SPI SCLK和電纜長度指南。這種非隔離設計使用了ADI具備高速EMC穩健性的小型RS-485/RS-422元件（ADM3066E和ADM4168E）。這種隔離設計還採用了ADI的iCoupler®訊號和電源隔離ADuM5401元件，可以為SPI至RS-485/RS-422鏈路提供更高的EMC穩健性和抗雜訊干擾性能。這種設計會增加系統傳播延遲，導致不可在更高的SPI SCLK速率下運行。在更長的電纜（超過30米）中傳輸時，強烈建議增加隔離，以幫助消除接地迴路和EMC事件的影響，例如靜電放電(ESD)、電快速瞬變脈衝群(EFT)，以及與資料傳輸電纜耦合的高壓湧浪。當電纜長度達到或超過30米時，隔離和非隔離設計的SPI SCLK和電纜長度性能相似，如圖2所示。

SPI SCLK vs. cable length guidelines for isolated and nonisolated designs.

圖2.針對隔離和非隔離設計的SPI SCLK和電纜長度指南。

虛假電源

背景知識

虛假電源將電源和資料部署在一根雙絞線上，在主機和從機之間實現單電纜解決方案。將資料和電源部署在同一根電纜上，可以在空間有限的邊緣感測器節點上實現單連接器解決方案。 電源和資料透過電感電容網路分佈在單根雙絞線上，具體如圖3所示。高頻資料透過串聯電容與資料線路耦合，可以保護RS-485/RS-422收發器免受直流匯流排電壓影響，如圖3a所示。圖3所示為透過連接至資料線路的電感連接至主機控制器的電源。如圖3b所示，5V直流電源對交流資料匯流排實施偏置。在圖3c中，電流路徑顯示為從機和主機之間的IPWR，使用電纜遠端狀態監測(CbM)的從機感測器節點上電感從線路中獲取電源。

Phantom power physical layer ac and dc voltage levels.

圖3.虛假電源實體層的交流和直流電壓位準。

高通濾波器

在本文中，假設將虛假電源電感電容網路部署到兩根電纜中，這會部署SPI MISO訊號的RS-485/RS-422轉換。圖4描述主機和從機SPI至RS-485/RS-422的設計，以及SPI MISO資料線的虛假電源濾波器電路。濾波器電路採用高通電纜，所以要求傳輸的資料訊號不能包含直流內容或極低頻率的內容。

SPI to RS-485/RS-422 design and phantom power filter circuit.

圖4.SPI至RS-485/RS-422設計和虛假電源濾波器電路。

圖5所示為二階高通濾波器電路，這是對圖4的簡化演示。RS-485/RS-422發射器的電壓輸出標記為VTX，R1具備15Ω輸出電阻。R2為30 kΩ，是RS-485/RS-422接收器的標準輸入電阻。電感(L)和電容(C)值可以選擇，以匹配所需的系統資料速率。

Second-order high-pass filter for RS-422 transmit and RS-485/RS-422 receive data path.

圖5.RS-422發射資料路徑和RS-485/RS-422接收資料路徑的二階高通濾波器。

選擇電感(L)和電容(C)值時，需要考慮最大的RS-485/RS-422匯流排壓降和壓降時間，如圖6所示。存在一些標準，例如對於單根雙絞線乙太網路2，指出的最大可允許壓降和壓降時間如圖6a所示。對於有些系統，最大的可允許壓降和壓降時間值可能更大，受訊號極性交越點限制，如圖6b所示。

壓降和壓降時間可與圖5中的模擬配對，以確定系統的高通頻率。

對於衰減出色的系統，高通濾波器截止頻率和壓降要求之間的關係如公式1.3所示

273351-Eq-01
Voltage droop and droop time at RS-422 receiver

圖6.RS-422接收器的壓降和壓降時間。

在SPI至RS-485/RS-422通訊系統中增加虛假電源時，很顯然可允許的最低SPI SCLK速率會受虛假電源濾波器元件限制。

為了實現不含位元錯誤的可靠通訊，需要考慮最糟糕場景下的最低SPI SCLK，例如，當所有的SPI MISO採樣位元處於邏輯高位準時，如圖7所示。如果所有的MISO採樣位元都處於邏輯高位準，會導致位元資料數率低於系統SPI SCLK。例如，如果SPI SCLK為2 MHz，且所有16個位都處於邏輯高位準，那麼虛假電源LC濾波器網路的速率相當於125 kHz的SPI MISO位數率。

SPI protocol with MISO 16-bit burst, all logic high.

圖7.具有MISO 16位元突波（所有都處於邏輯高位準）的SPI協議。

如「時間同步和電纜長度」部分所示，電纜長度越長，需要的SPI SCLK速率越低。但是，虛假電源會限制最低的SPI SCLK速率。要平衡這些對立的要求，就需要小心選擇和確定無源濾波器元件的特性，尤其是電感。

無源元件選擇

在選擇合適的功率電感時，需要考慮許多參數，包括足夠的電感、額定/飽和電流、自諧振頻率(SRF)、低直流電阻(DCR)和封裝尺寸。表1提供選擇的功率電感和參數

額定電流需要滿足或超過遠端供電的MEMS感測器節點的總電流要求，額定飽和電流需要更大。

此電感不會給交流資料造成高於其SRF的高阻抗，在達到某個點之後，會開始呈現電容性阻抗特性。選擇的電感SRF會限制在SPI至RS-485/RS-422實體層上使用的最大SPI SCLK，如圖1所示。在長電纜上使用時，可能不會接觸到SRF電感；例如，電纜超過10米時，可能無法達到11 MHz SPI SCLK速率（產品型號為744043101的SRF）。在其他情況下，在長電纜上運行時，電感SRF可能達到更低的SPI SCLK速率（2.4 MHz、1.2 MHz）。如前所述，在虛假電源濾波器網路中使用時，電感也會限制可允許的最低SCLK速率。

值更大的電感可以採用12.7 mm × 12.7 mm封裝，值更小的電感可以採用4.8 mm × 4.8 mm封裝。

表2顯示在透過權衡這些對立要求，以最小化電感尺寸時，會因為物理限制（內部繞組）等受到限制。

表1.選擇的功率電感參數
產品型號 L (µH) IRATED (mA) 自諧振頻率(SRF) (MHz) 直流電阻 (DCR) (Ω) 封裝尺寸(mm)
744043101 100 290 11 0.6 4.8 × 4.8
LPS8045B-105 1000 230 1.3 3.22 8.0 × 8.0
76877530 1000 300 2.4 3.3 7.8 × 7.0
SDR0805-102KL 1000 210 3.0 4.5 7.8 × 7.8
7687714222 2200 260 1.2 6.5 10 × 10
SRR1208-222KL 2200 280 0.65 4.2 12.7 × 12.7
表2.功率電感——對封裝尺寸的限制
參數 對封裝尺寸的影響
足夠高的電感 電感值越高，內部繞組越多，封裝尺寸越大。
更高的SRF SRF越高，內部繞組越少，封裝尺寸越小。
更高的額定和飽和電流 內部繞組更少，但封裝尺寸更大。
低DCR 要實現更低的DCR，電纜需要更粗，且減少繞組。

選擇合適的直流電壓隔離電容時，受限因素包括瞬態過電壓額定值和直流電壓額定值。直流電壓額定值需要超過最大的匯流排電壓偏置值，具體如圖3所示。電路或連接器短路時，電感電流會失衡，會被端電極阻抗消耗。出現短路時，需要設置隔直電容的額定值，以實現峰值瞬態電壓。例如，在低功率系統中，電感飽和電流約為1 A時，對應的隔直電容額定值至少為直流50 V。4

系統實現

設計視窗和元件選擇

在RS-485/RS-422長電纜上使用SPI之類的時脈同步介面，同時在相同的雙絞線（虛假電源）上部署電源和資料時，存在多種設計限制，具體如圖8所示。可允許的最小SPI SCLK由虛假電源濾波器元件設置，即SPI數據線上的高通濾波器數據。最大的SPI SCLK由虛假電源電感自諧振頻率(SRF)或系統傳播延遲設置，以SPI SCLK值更低者為準。

Design window constraints.

圖8.設計視窗限制。

表3提供建議使用的電感和電容值，對應的最小SPI SCLK透過模擬圖5確定，使用圖6和公式1作為指導。其中，假設VDROOP為VPEAK的99%。最小的SPI SCLK也會考慮最糟糕的場景，如圖7所示，其中所有資料突波位元都處於邏輯高位準。對應的電纜長度根據圖2預估。最大SPI SCLK由系統傳播延遲或電感SRF值設置。

下面是一個計算示例。

要確定最大SPI SCLK：

  • 指明系統所需的電纜長度。在本例中，我們選擇使用10米長的RS-485/RS-422電纜。
  • 使用圖2確定系統可允許的最大SPI SCLK。電纜10米長時，約採用2.6 MHz SPI SCLK。將最大SPI SCLK降低10%，以獲取LC元件容差，從而提供2.3 MHz SPI SCLK。可允許的最大SPI SCLK也可能受選擇的電感的SRF限制。

要確定最小SPI SCLK：

  • 考慮SPI協議，其中MISO線路上的所有位元都處於邏輯高位準。在本例中，我們選擇使用16位元SPI協議，其中會在32 SCLK瞬態期間對16位元SPI MISO資料採樣。如果所有16位元都處於邏輯高位準，那麼有效位元的速率為2.3 MHz / 32 = 72 kHz。
  • 按照圖5，在VTX上的方波為72 kHz時，可以使用多個L和C值來模擬電纜VRX遠端上的電壓波形。在電纜長度增加時，電感值和電感封裝尺寸會增加。電容值也會增加。
  • L和C值的選擇可變，具體由所需的壓降設定而決定，如圖6所示。在本例中，假設VDROOP = VPEAK × 99%。
  • 在VTX上使用100 µH電感、3.3 µF電容和72 kHz方波時，會產生7 µs TDROOP，其中VDROOP = VPEAK × 99%。
  • 6 µs至7 µs TDROOP相當於2.3 MHz至2.6 MHz SPI SCLK。
  • 如果選擇100 µH (744043101)電感，2.6 MHz SPI SCLK低於11 MHz電感SRF。

如果使用100 µH電感和3.3 µF電容，可以大幅減小元件的PCB面積。使用更大的電感時，例如1000 µH或2200 µH，元件的PCB面積可能增大3倍。最大的SPI SCLK理論值由電感SRF設置，這實際上是不可能的，例如，在11 MHz時在沒有時脈補償的系統中使用100 µH (744043101)。

表3.各種虛假電源濾波器元件
L (µH)和產品型號 C (µF) 最大SPI SCLK (MHz) 最大SPI SCLK的設定因素 最小SPI SCLK 最大的RS-485/RS-422電纜長度（米）
100 (744043101) 3.3 5.2 系統傳播延遲 2.6 MHz 10
1000 (76877530) 4.7 2.4 電感SRF 700 kHz 60
2200 (7687714222) 10 1.2 電感SRF 350 kHz >100

如果使用更大的電感，例如2200 µH，網路需要更多電容和電阻來衰減系統諧振。額外的元件用藍色表示，在圖9中標記為RDAMP (1 kΩ)和CDAMP (47 µF)。

 

Adding additional system damping for larger inductance and capacitance filters

圖9.增加更多系統衰減，以支援更大的電感和電容濾波器。

實驗設定

圖10所示為ADI的有線CbM評估平台，因此被稱為Pioneer 1。此系統使用第一部分所示的SPI至RS-485/RS-422設計解決方案。Pioneer 1也包括ADcmXL3021寬頻寬、低雜訊、三軸MEMS加速度計，將高性能和多種訊號處理功能結合到一起，以簡化CbM系統中的智慧感測器節點開發。SPI至RS-485/RS-422從機將ADcmXL3021 SPI輸出通過10米電纜返回到主機控制器，以實施振動資料分析。SPI至RS-485設計使用虛假電源100 µH電感和3.3 µF電容來最小化從機介面解決方案的尺寸，該方案的大小為26 mm × 28 mm（不包括介面連接器）。

Pioneer 1 wired condition-based monitoring evaluation system

圖10.Pioneer 1基於狀態監測的有線評估系統。

虛假電源線上的交流資料波形

圖11和表4顯示在SPI主機和從機上，以及在RS-485/RS-422差分電壓匯流排上測量的電壓。這些電壓使用圖10中的示例應用設定測量。類比訊號1（黃色）和2（藍色）是表示MISO訊號（紫色）的匯流排壓差，在SPI從機輸出端測量。數位訊號4（黃色）顯示在主機控制器上採樣的MISO。SPI主機上的MISO訊號與SPI從機上的MISO的極性和相位匹配，且無傳播延遲。

Voltages measured at the SPI master and slave

圖11.在SPI主機和從機上，以及在RS-422差分電壓匯流排上測量的電壓。

表4.測量的示波器通道和訊號
參數 對封裝尺寸的影響
2 數位（紅色） ADcmXL3021 BUSY，在主機上測量
3 數位（橘色） ADcmXL3021 MOSI，在主機上測量
4 數位（黃色） ADcmXL3021 MISO，在主機上測量
5 數位（綠色） ADcmXL3021 SCLK，在主機上測量r
6 數位（藍色） ADcmXL3021 CS，在主機上測量
3 類比（紫色） ADcmXL3021 MISO，在從機上測量
2 類比（藍色） RS-422 Z接腳匯流排電壓狀態，與MISO對應；Y和Z的差分電壓，對應 3 類比（紫色）和4 數位（黃色）
1 類比（黃色） RS-422 Y接腳匯流排電壓狀態，與MISO對應；Y和Z的差分電壓，對應 3 類比（紫色）和4 數位（黃色）

虛假電源線上的直流正確性

圖12表示ADcmXL3021正常模式，其中包括SPI協定，該協定在MISO上發送16位元資料突波，之後空閒一段時間（最短16 µs），然後再發送另一個16位元資料突波。

DC correctness on phantom power wires

圖12.虛假電源線上的直流正確性。

在虛假電源網路中，使用100 µH電感和3.3 µF電容：

  • 在幀末尾(EOF)，RS-485/RS-422匯流排電壓衰減回到穩定的直流狀態。
  • 空閒期直流穩定狀態要求差分電壓RS-422 B-A > 500 mV，用於反映ADcmXL3021 MISO高阻狀態，以及確保ADM4168E收發器輸出上提供邏輯0。如圖4中的濾波器電路所示，如果使用500 Ω電阻，即可確保這個空閒狀態的正確性。
  • 下一個幀起始(SOF)將從低位準正確瞬變到高位準，或者保持低位準，具體由ADcmXL3021的MISO資料輸出決定。
  • 空閒期RS-485/RS-422匯流排穩定狀態不與SPI SCLK邊緣對應，所以隨機雜訊不會影響這段時間內的SPI MISO資料採樣。

在虛假電源網路中，使用1000 µH電感和4.7 µF電容：

  • ADcmXL3021 MISO輸出之後依次出現EOF、空閒期和SOF，在空閒期，匯流排電壓位準不會衰減回到500 mV最低直流穩定狀態。可能出現一定的電壓位準衰減，但不會衰減到500 mV。

有線評估解決方案

ADI已經開發出Pioneer 1有線系統評估解決方案，以支援ADcmXL3021三軸MEMS加速度計。如維基百科所述，Pioneer 1評估套件也可以利用擴展板，支援表5所示的MEMS元件。

表5.適用於MEMS感測器的有線評估解決方案
元件 雜訊密度(µg/√Hz) 範圍 (g) 頻寬 (Hz) # 軸
ADcmXL3021 26 50 10000 3
ADXL357 80 10, 20, 40 1000 3
ADXL372 200 3200 3
ADXL355 20 2, 4, 8 1000 3
ADXL313 250 0.5, 1, 2, 4 1600 3
ADXL363 550 2, 4, 8 200 3
ADXL375 200 1600 3
ADXL362 175 2, 4, 8 200 3
ADXL345 420 2, 4, 8, 16 1600 3
ADXL350 1, 2, 4, 8 1600 3
ADXL343 No 2, 4, 8, 16 1600 3
ADXL312 340 1.5, 3, 6, 12 1600 3

參考資料

1 Richard Anslow和Dara O’Sullivan。“為工業4.0啟用可靠且基於狀態的有線監控——第1部分。” ADI，2019年7月。

2 “IEEE 802.3bu-2016——IEEE乙太網路標準——修正案8：單根平衡雙絞線乙太網由資料線供電(PoDL)的電線的實體層和管理參數。”IEEE，2017年2月。

3 Andy Gardner. “PoDL：去耦網路展示。” 凌力爾特，2014年5月。

4 Andy Gardner. “PoDL暫態連接器和電纜短路。” 凌力爾特，2014年9月。